從基本的 ASMBL 架構(gòu)出發(fā)，賽靈思已經(jīng)推出了實(shí)現(xiàn)堆疊硅片集成的三項(xiàng)重大改進(jìn)(如圖3 所示)。首先，每個(gè)芯片 Slice 接收自己的時(shí)鐘和配置電路。其次，對(duì)走線架構(gòu)進(jìn)行了改進(jìn)，通過(guò)對(duì)芯片進(jìn)行表面鈍化處理，實(shí)現(xiàn)了 FPGA 邏輯陣列內(nèi)部布線資源的直接連接，繞開(kāi)了傳統(tǒng)的并行和串行 I/O 電路。第三，對(duì)每個(gè)芯片 Slice 進(jìn)行進(jìn)一步加工，形成微凸塊，以便將芯片連接到硅基片上。與采用傳統(tǒng) I/O 相比，正是這項(xiàng)創(chuàng)新使連接的數(shù)量大幅增加，同時(shí)又顯著降低了時(shí)延和功耗(與標(biāo)準(zhǔn) I/O 相比，單位功耗芯片間連接功能提高了 100 倍)。

　　圖 3：針對(duì)硅片堆疊集成進(jìn)行優(yōu)化的 FPGA 芯片 Slice

　　硅通孔技術(shù)實(shí)現(xiàn)硅中介層

　　無(wú)源硅中介層負(fù)責(zé) FPGA 芯片的互聯(lián)。它采用風(fēng)險(xiǎn)低、良率高的 65nm 工藝技術(shù)制造而成，擁有四個(gè)金屬化層，以構(gòu)建用以連接多 FPGA 芯片的邏輯區(qū)的成千上萬(wàn)條跡線。(如圖 4 所示)

　　圖 4：無(wú)源硅中介層

　　圖5是已經(jīng)組裝完成的芯片堆疊的“X 光透視圖”。它在無(wú)源硅中介層上并行放置了四個(gè)堆疊的FPGA芯片(底視圖)。通過(guò)透明顯示，可以觀察到用硅中介層上的走線連接起來(lái)的 FPGA 芯片 Slice(未縮放)。

　　圖5：組裝完成的芯片堆疊的“X光透視圖”