富士通半導(dǎo)體有限公司和SuVolta公司宣布，通過(guò)將SuVolta的PowerShrink 低功耗CMOS與富士通半導(dǎo)體的低功耗工藝技術(shù)集成，已經(jīng)成功地展示了在0.425V超低電壓下，SRAM(靜態(tài)隨機(jī)存儲(chǔ))模塊可以正常運(yùn)行。這些技術(shù)降低能耗，為即將出現(xiàn)的終極“生態(tài)”產(chǎn)品鋪平道路。技術(shù)細(xì)節(jié)和結(jié)果會(huì)在12月5日開(kāi)始在華盛頓召開(kāi)的2011年國(guó)際電子器件會(huì)議(IEDM)上發(fā)表。

　　從移動(dòng)電子產(chǎn)品到因特網(wǎng)共享服務(wù)器，以及網(wǎng)絡(luò)設(shè)備，控制功耗成為增加功能的主要限制。而供應(yīng)電壓又是決定功耗的重要因素。之前，CMOS的電源電壓隨著器件尺寸減小而穩(wěn)定下降，在130nm技術(shù)結(jié)點(diǎn)已降至大約1.0V。但在那之后，技術(shù)結(jié)點(diǎn)已縮小到28nm，電源電壓卻沒(méi)有隨之進(jìn)一步降低。電源供應(yīng)電壓降低的最大障礙是嵌入的SRAM模塊最低工作電壓。

　　結(jié)合SuVolta的Deeply Depleted Channel™ (DDC)晶體管技術(shù) – 該公司的PowerShrink™平臺(tái)組件之一 – 與富士通半導(dǎo)體的尖端工藝，兩家公司已經(jīng)證實(shí)通過(guò)將CMOS晶體管臨界電壓(VT)的波動(dòng)降低一半，576Kb的SRAM可在0.4伏附近正常工作。該項(xiàng)技術(shù)與現(xiàn)有設(shè)施匹配良好，包括現(xiàn)有的芯片系統(tǒng)(SoC)設(shè)計(jì)布局，設(shè)計(jì)架構(gòu)比如基體偏壓控制，以及制造工具。