仔細(xì)分析，可見(jiàn)這是由多方面因素導(dǎo)致的。首先，測(cè)試項(xiàng)目的非常復(fù)雜，例如，芯片中的不同部分采用不同的測(cè)試工具，例如CPU核采用ATPG工具，內(nèi)存需要內(nèi)存BIST(內(nèi)置自測(cè)試)工具和內(nèi)存修復(fù)工具，I/O需要SERDES工具，PLL有PLL測(cè)試工具，ASIC需要邏輯BIST工具和邊界掃描工具，另外，如何管理IP、工具、接口和相互兼容等也是個(gè)問(wèn)題。因此，這就有可能影響測(cè)試成本和上市時(shí)間。另外，納米級(jí)制造中也會(huì)出現(xiàn)一些光刻制造瑕疵(圖3)。

　　這些使測(cè)試更加復(fù)雜，并有可能增加測(cè)試成本和延長(zhǎng)上市時(shí)間。為了使客戶應(yīng)對(duì)更小的制程節(jié)點(diǎn)中更復(fù)雜、更低功耗的混合信號(hào)SoC測(cè)試，Mentor推出了其嵌入式壓縮和自動(dòng)測(cè)試向量生成(ATPG)技術(shù)，與Mentor公司2009年8月收購(gòu)的LogicVision公司的BIST技術(shù)結(jié)合，組合為Tessent。Tessent堪稱復(fù)雜的可測(cè)試設(shè)計(jì)(DFT)和芯片測(cè)試方案組合之一，它還包括原LogicVision公司的SiliconInsight產(chǎn)品、Mentor的布線應(yīng)用診斷工具和新發(fā)布的Tessent YieldInsight產(chǎn)品，可提供用于流片后(Post-silicon)的測(cè)試描述和產(chǎn)出分析。

　　IC測(cè)試設(shè)備向靈活多樣發(fā)展

　　為了降低測(cè)試成本，Verigy(惠瑞杰)IC測(cè)試設(shè)備開始從高端向低端覆蓋，并且趨向板卡式等靈活性方案。