本文主要源于幾篇產業(yè)報告，從中提取了一些相對重要且客觀信息進行梳理。文中圖表較多，可能會影響閱讀，其實整體思路很簡單，主要分為四個板塊：1、AI時代的內存墻問題；2、HBM用來解決這個問題并闡述了HBM的概念及技術特點；3、HBM的制造工藝；4、HBM的核心材料。

AI算力時代的內存墻問題

隨著摩爾定律的不斷迭代，CPU運行速度快速提升，CPU主頻高達5GHz，而DRAM內存性能取決于電容充放電速度以及DRAM與CPU之間的接口帶寬，存儲性能提升遠慢于CPU，DRAM內存帶寬成為制約計算機性能發(fā)展的重要瓶頸。DDR4內存主頻為2666~3200MHz，帶寬為6.4GB/s，但是在AI應用中(高性能計算/數(shù)據中心)，算力芯片的數(shù)據吞吐量峰值在TB/s級，主流的DRAM內存或顯存帶寬一般為幾GB/s到幾十GB/s量級，與算力芯片存在顯著的差距，“內存墻”由此形成。以Transformer類模型為例，模型大小平均每兩年翻410倍，AI硬件上的內存大小僅僅是以每年翻2倍的速率在增長;內存墻問題不僅與內存容量大小有關，也包括內存的傳輸帶寬;內存容量和傳輸?shù)乃俣榷即蟠舐浜笥谟布挠嬎隳芰?/span>。

典型的DRAM中，每個芯片有八個DQ引腳(數(shù)據傳輸路徑，用作處理器和存儲器之間通信的數(shù)據總線，必須具備讀寫功能，所以具備雙向特性)，即數(shù)據輸入/輸出引腳。組成DIMM模塊單元后(雙列直插式存儲模塊，安裝在PCB板上的存儲模塊，包含多個存儲芯片，被用作PC或者服務器中的主存儲單元)，共有64個DQ引腳。隨著數(shù)據處理速度等方面的要求不斷提高，數(shù)據傳輸量也不斷增加，傳統(tǒng)DRAM DQ引腳的數(shù)量已無法保證數(shù)據快速通過。傳統(tǒng)DRAM需要大量空間與CPU/GPU等處理器通信，同時封裝的形式看需要通過引線鍵合或PCB進行連接，DRAM不可能對海量數(shù)據進行并行處理。

HBM的概念

HBM（High Bandwidth Memory）意為高帶寬存儲器，是一種面向需要極高吞吐量的數(shù)據密集型應用程序的DRAM，HBM 的作用類似于數(shù)據的“中轉站”，就是將使用的每一幀，每一幅圖像等圖像數(shù)據保存到幀緩存區(qū)中，等待GPU 調用。

HBM 在帶寬、功耗、封裝體積方面具備明顯優(yōu)勢。按照不同應用場景，行業(yè)標準組織 JEDEC 將DRAM 分為三個類型：標準 DDR、移動 DDR 以及圖形 DDR，圖形 DDR 中包括 GDDR 和 HBM。相比于標準的 DDR4、DDR5 等產品，以 GDDR 和 HBM 為代表的圖形 DDR 具備更高的帶寬，其中HBM 在實現(xiàn)更大帶寬的同時也具備更小的功耗和封裝尺寸。

HBM 有效解決了內存墻的問題，在中高端 GPU 中得到廣泛應用。高帶寬存儲器HBM(Highband Memory)使用硅通孔TSV和微凸塊技術垂直堆疊多個DRAM可以顯著提升數(shù)據處理速度，性能提升的同時尺寸有所減少。2013年開始，JEDEC制定了高帶寬存儲器系列標準(包括HBM,HBM2，HBM2E,HBM3)，其中，HBM3相比2代標準有顯著的提升，芯片單個引腳速率達到6.4Gbit/s，總帶寬超過1TB/s。

HBM的技術特點

主要可分為高速/高帶寬；更低功耗；擴展容量

高速/高帶寬：HBM2E和HBM3的單引腳最大輸入/輸出(I/O)速度分別達3.2Gbit/s和6.4Gbit/s，低于GDDR5存儲器的7Gbit/s，但HBM的堆棧方式可通過更多的I/O數(shù)量使總帶寬遠高于GDDR5，例如HBM2帶寬可以達到307 GB/s。海力士官網數(shù)據顯示:HBM3E的數(shù)據處理速度，相當于可以在1s內下載230部全高清(FHD)級電影(每部5千兆字節(jié)，5GB)，優(yōu)化后可用于處理人工智能領域的海量數(shù)據。

更低功耗：采用微凸塊和TSV技術，存儲和算力芯片信號傳輸路徑短，單引腳I/O速率較低，使HBM具備更好的內存功耗能效特性。以DDR3存儲器單引腳I/O帶寬功耗為基準，HBM2的I/O功耗比明顯低于DDR3/DDR4和GDDR5，相比于GDDR5存儲器，HBM2的單引腳I/O帶寬功耗比數(shù)值降低42%。

HBM制造工藝

HBM 制造工藝包括 TSV、Bumping 和堆疊等工藝環(huán)節(jié)。HBM 是由多個 DRAMdie 堆疊而成，利用硅通孔（TSV）和微凸塊（Microbump）將 die 之間相連接，多層 DRAMdie 再與最下層的 Basedie 連接，然后通過凸塊（Bump）與硅中階層（interposer）互聯(lián)。HBM 與 GPU、CPU 或 ASIC 共同鋪設在硅中階層上，通過 CoWoS 等 2.5D/3D 封裝工藝相互連接，硅中介層通過 CuBump 連接至封裝基板（Package Substrate）上，最后封裝基板再通過錫球與下方的PCB 基板相連。

HBM工藝流程中所需要的設備清單如下：

HBM堆疊核心：MR-MUF（向上堆疊方式）

SK海力士表示，通過先進的MR-MUF堆疊技術加強了工藝效率和產品性能的穩(wěn)定性;隨著對高速高容量的需求不斷增加，散熱問題預計將成為HBM產品持續(xù)迭代的重大技術障礙。MR-MUF:將半導體芯片堆疊后，為了保護芯片和芯片之間的電路，在其空間中注入液體形態(tài)的保護材斜，并固化的封裝工藝技術。與每堆疊一個芯片鋪上薄膜型材料的方式對比，工藝效率高，散熱方面也更有效。具體步驟:1)連接芯片的微凸塊采用金屬塑封材料;2)一次性融化所有的微凸塊，連接芯片與電路;3)芯片與芯片之間或者芯片與載板之間的間隙填充，絕緣和塑封同時完成。

HBM堆疊技術發(fā)展趨勢

海力士正在加速開發(fā)新工藝“混合鍵合”，截止目前，HBM的DRAM芯片之間通過“微凸塊”材料進行連接，通過混合鍵合，芯片可以在沒有凸塊的情況下連接，從而顯著減小芯片的厚度。當間距小到20um以內，熱壓鍵合過程中細微傾斜使得釬料變形擠出而發(fā)生橋連短路，難以進一步縮減互聯(lián)間距。HBM芯片標準厚度為720um，預計2026年左右量產的第六代HBM4需要縱向垂直堆疊16層DRAM芯片，當前的封裝技術很難讓客戶滿意，所以混合鍵合的應用被認為是必然的趨勢。2023年海力士用于第三代HBM產品(HBM2e)測試混合鍵合技術，規(guī)格低于HBM4產品。同時海力士擬計劃將新一代的HBM與邏輯芯片堆疊在一起，取消硅中介層。

混合鍵合的定義：混合鍵合是一種永久鍵合，將介電鍵合(siox)與嵌入式金屬(Cu)結合起來互聯(lián)，形成電介質和金屬-金屬鍵。使用緊密嵌入電介質中的微小銅焊盤可以提供比銅微凸塊多1000倍的I/O連接。支持3D封裝和先進的存儲立方體更高的互連密度。混合鍵合可以實現(xiàn)低于10um的鍵合間距，當接近10u尺寸時帶有焊錫尖端的銅凸塊會遇到可靠性問題，從而導致轉向混合鍵合。

新一代HBM材料-LMC

根據《我國集成電路材料專題系列報告》，超90%的集成電路采用環(huán)氧塑封料(Epoxy Molding Compound，簡稱EMC)作為包封材料。環(huán)氧塑封料可分為餅狀、片狀、顆粒狀(GMC)和液態(tài)(LMC)四種。其中，餅狀環(huán)氧塑封料主要用于傳統(tǒng)封裝，采用傳遞成型法對芯片實現(xiàn)包封;后三者主要用于先進封裝。片狀、GMC和LMC采用壓縮法實現(xiàn)芯片包封。其中GMC具有操作簡單、工時較短、成本較低等優(yōu)勢;LMC具備可中低溫固化、低吸水率以及高可靠性等優(yōu)點。LMC可應用于HBM封裝中。SK海力士在其HBM3產品上采用了MR-MUF(Mass Reflow-Molded Underfil)技術,大幅提高了散熱性能。然而，相比固態(tài)EMC，LMC填料含量低。