集成芯片的數(shù)字輸出引腳分為開漏（OD, Open Drain）和推挽（Push-Pull）結(jié)構(gòu)。開漏結(jié)構(gòu)可以進(jìn)行并聯(lián)實(shí)現(xiàn)或邏輯，在后級(jí)芯片識(shí)別邏輯與本身耐壓范圍內(nèi)可以拉到系統(tǒng)的任何電壓，使用十分靈活。芯片上常見的OD結(jié)構(gòu)輸出常見于DCDC芯片的PG（Power Good）和 LBO (Low Battery)，電壓監(jiān)控復(fù)位芯片的Reset 和 PFO(Power Fail)等，所有漏開輸出都需要使用外部上拉或下拉電阻來保持?jǐn)?shù)字輸出處于定義的邏輯狀態(tài)。

      處理OD 輸出時(shí)，首先需要考慮是需要上拉電阻還是下拉電阻，然后考慮電阻的阻值。

一、計(jì)算上拉電阻范圍

芯片發(fā)出動(dòng)作信號(hào)驅(qū)動(dòng)低輸出時(shí)則需要上拉電阻。例如TPS62085，具有PG輸出，如果芯片的輸出電壓不處于調(diào)節(jié)狀態(tài)，它將驅(qū)動(dòng)低電平。因此，PG需要一個(gè)上拉電阻，當(dāng)芯片允許PG引腳浮動(dòng)時(shí)，它將PG引腳拉高，表明電源良好，使能下級(jí)芯片，保證系統(tǒng)正常運(yùn)行。

*附 TPS62085數(shù)據(jù)手冊(cè)PG相關(guān)數(shù)據(jù)。

1.當(dāng)電源良好，Q1處于關(guān)閉狀態(tài)時(shí)，設(shè)計(jì) Rpull-up 最大值：

典型PG輸出電路(PG浮高)

      當(dāng)Q1關(guān)閉，ILKG與IEN 在上拉電阻上產(chǎn)生壓降，因此到EN上電壓會(huì)有降低，為了滿足下級(jí)芯片EN邏輯高電平。

        如果選擇更大的電阻會(huì)導(dǎo)致RPull-up上的電壓降更大，這將導(dǎo)致VPG低于VIH的最小值。后級(jí)芯片無法識(shí)別PG電壓為邏輯高。

2.同樣的，當(dāng)Q1打開，設(shè)計(jì) Rpull-up 最小值：

典型PG輸出電路(PG低電平)

       Q1開通 導(dǎo)通電阻Rdson使得PG電壓高于0V。當(dāng)Q1接通時(shí)，PG電壓必須足夠低，以shutdown后級(jí)芯片。IOL在數(shù)據(jù)手冊(cè)作為PG輸出低電平 VOL的測(cè)試電流。VOL在IOL下不會(huì)超過其規(guī)定的最大電壓?？梢允褂眠_(dá)到指定的絕對(duì)最大PG吸收電流的電流，但它們可能產(chǎn)生高于其指定最大值的VOL。IC的測(cè)試電流和后級(jí)EN輸入的漏電流相減為流過上拉電阻的電流。

       上拉電阻兩端的電壓等于Vout減去VPG。VPG此時(shí)的最大值VOL=0.4 V。電阻的最小值需要保證Q1中流過電流小于IOL。大于IOL會(huì)導(dǎo)致Q1壓降無法保證低于0.4V。為了確保符合測(cè)試條件，保證VOL最大不超過0.4V，可通過下式計(jì)算出最小上拉阻力。

二、計(jì)算下拉電阻范圍

 同理去分析即可得到電阻范圍。

1.當(dāng)輸出不動(dòng)作，Q1處于關(guān)閉狀態(tài)時(shí)，設(shè)計(jì) Rpull-down 最大值：

Reset輸出等效電路(Reset浮低)

2.當(dāng)Q1打開，設(shè)計(jì)Rpull-down 最小值：

Reset輸出等效電路(Reset高電平)

        實(shí)際數(shù)據(jù)手冊(cè)會(huì)給出建議上拉/下拉的電阻阻值，而且一般電阻可選范圍較寬（1k~500kΩ），使用建議值是最方便可以保證系統(tǒng)正常工作。