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-通過電壓/電流曲線分析，深入了解靜電放電防護(hù)組件(ESD Protection Device)之物理特性。
-在芯片制作完成之初，即能先預(yù)測(cè)產(chǎn)品之靜電放電的承受能力，以增加產(chǎn)品的研發(fā)效率。
-重視HBM ESD pulse所造成的IC失效模式及電性行為。
Nomal TLP
TLP test model | TDR(Time Domain Reflection) |
Pulse Voltage | Max:+/-2000V(0.1V/step) |
Pulse Current | Max.40A |
Pulse Width | 100ns |
Pulse rise time | 200ps/2ns/10ns/20ns/50ns |
VF TLP
TLP test model | TDR(Time Domain Reflection) |
Pulse Voltage | Terminal Open: +/-1000V(0.1V/step) 50Ω load：+/-500V(0.2V/step) |
Pulse Current | Short:Max.20A, 50Ω load:Max. 10A |
Pulse Width | 1ns/2ns/3ns |
Pulse rise time | 200ps/2ns/10ns/20ns/50ns |
TLP測(cè)試系統(tǒng)
電性栓鎖測(cè)試用來(lái)評(píng)價(jià)CMOS ICs對(duì)噪聲或者瞬時(shí)的免疫程度 (Immunity of transient induced due to external noise or internal under/over-shoot)。栓鎖效應(yīng)是一種在CMOS、Bipolar或BiCMOS里p-n-p-n 4 層SCR架構(gòu)的寄生電路(Parasitic circuit)n所造成的影響。
ESD/Latch-up保護(hù)電路設(shè)計(jì)ESD /電性栓鎖測(cè)試服務(wù)之外，平臺(tái)同時(shí)提供ESD I/O庫(kù)、ESD/電性栓鎖電路設(shè)計(jì)咨詢、以及客戶電路布局的詳細(xì)分析，由此協(xié)助客戶的芯片或產(chǎn)品達(dá)到最佳的ESD/電性栓鎖防護(hù)能力。
