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        EEPW首頁 >> 主題列表 >> verilog-a

        基于Verilog FPGA 流水燈設(shè)計(jì)

        •   1 功能概述  流水廣告燈主要應(yīng)用于LED燈光控制。通過程序控制LED的亮和滅, 多個(gè)LED燈組成一個(gè)陣列,依次逐個(gè)點(diǎn)亮的時(shí)候像流水一樣,所以叫流水燈。由于其形成美觀大方的視覺效果,因此廣泛應(yīng)用于店鋪招牌、廣告、大型建筑夜間裝飾、景觀裝飾等?! ≡贔PGA電路設(shè)計(jì)中,盡管流水燈的設(shè)計(jì)屬于比較簡單的入門級(jí)應(yīng)用,但是其運(yùn)用到的方法,是FPGA設(shè)計(jì)中最核心和最常用部分之一,是FPGA設(shè)計(jì)必須牢固掌握的基礎(chǔ)知識(shí)。從這一步開始,形成良好的設(shè)計(jì)習(xí)慣,寫出整潔簡潔的代碼,對(duì)于FPGA設(shè)計(jì)師來說至
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        Verilog HDL 設(shè)計(jì)模擬

        • Verilog HDL 不僅提供描述設(shè)計(jì)的能力,而且提供對(duì)激勵(lì)、控制、存儲(chǔ)響應(yīng)和設(shè)計(jì)驗(yàn)證的建模能力。激勵(lì)和控制可用初始化語句產(chǎn)生。驗(yàn)證運(yùn)行過程中的響應(yīng)可以作為 “ 變化時(shí)保存 ” 或作為選通的數(shù)據(jù)存儲(chǔ)。最后,設(shè)計(jì)驗(yàn)證可以通過在初始化語句中寫入相應(yīng)的語句自動(dòng)與期望的響應(yīng)值比較完成。
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        用硬件描述語言設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)

        • 以前的數(shù)字邏輯電路及系統(tǒng)的規(guī)模的比較小而且簡單,用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線,需要熟悉器件的內(nèi)部結(jié)構(gòu)和外部引線特點(diǎn),才能達(dá)到設(shè)計(jì)要求,這個(gè)工作量和設(shè)計(jì)周期都不是我們能想象的?,F(xiàn)在設(shè)計(jì)要求的時(shí)間和周期都很短,用原理圖這個(gè)方法顯然就不符合實(shí)際了。
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        Verilog數(shù)據(jù)類型

        • 線網(wǎng)類型。 net type 表示 Verilog 結(jié)構(gòu)化元件間的物理連線。它的值由驅(qū)動(dòng)元件的值決定,例如連續(xù)賦值或門的輸出。如果沒有驅(qū)動(dòng)元件連接到線網(wǎng),線網(wǎng)的缺省值為 z 。
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        Verilog語言要素

        • Verilog HDL 中的標(biāo)識(shí)符 (identifier) 可以是任意一組字母、數(shù)字、 $ 符號(hào)和 _( 下劃線 ) 符號(hào)的組合,但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線。另外,標(biāo)識(shí)符是區(qū)分大小寫的。
        • 關(guān)鍵字: Verilog  語言要素  VHDL  

        Verilog HDL和VHDL的比較

        • 這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語言,而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn),而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個(gè)是因?yàn)?VHDL 是美國軍方組織開發(fā)的,而 Verilog 是一個(gè)公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢?它一定有其優(yōu)越性才行,所以說 Verilog 有更強(qiáng)的生命力。
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        Verilog串口通訊設(shè)計(jì)

        • FPGA(Field Pmgrammable Gate Array)現(xiàn)場(chǎng)可編程門陣列在數(shù)字電路的設(shè)計(jì)中已經(jīng)被廣泛使用。這種設(shè)計(jì)方式可以將以前需要多塊集成芯片的電路設(shè)計(jì)到一塊大模塊可編程邏輯器件中,大大減少了電路板的尺寸,增強(qiáng)了系統(tǒng)的可靠性和設(shè)計(jì)的靈活性。本文詳細(xì)介紹了已在實(shí)際項(xiàng)目中應(yīng)用的基于FPGA的串口通訊設(shè)計(jì)。本設(shè)計(jì)分為硬件電路設(shè)計(jì)和軟件設(shè)計(jì)兩部分,最后用仿真驗(yàn)證了程序設(shè)計(jì)的正確性。
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        基于FPGA實(shí)現(xiàn)CPCI數(shù)據(jù)通信

        • 本文設(shè)計(jì)的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054,通過Verilog HDL語言在FPGA中產(chǎn)生相應(yīng)的控制信號(hào),完成對(duì)數(shù)據(jù)的快速讀寫,從而實(shí)現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
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        CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

        • 1 引言近年來,由于微電子學(xué)和計(jì)算機(jī)技術(shù)的迅速發(fā)展,給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL(hardware description language)硬件描述語言是一種描述電路行為的
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        抗故障攻擊的專用芯片存儲(chǔ)單元設(shè)計(jì)

        • 在復(fù)用檢測(cè)和線性校驗(yàn)碼檢測(cè)的基礎(chǔ)上,提出互補(bǔ)存儲(chǔ)、奇偶校驗(yàn)和漢明碼校驗(yàn)三種存儲(chǔ)單元的抗故障攻擊防護(hù)方案。應(yīng)用這三種方案,用硬件描述語言Verilog設(shè)計(jì)了三種抗故障攻擊雙端口RAM存儲(chǔ)器,在Altera 公司的器件EP1C12Q240C8上予以實(shí)現(xiàn)。
        • 關(guān)鍵字: 漢明碼校驗(yàn)  存儲(chǔ)單元  Verilog  

        基于FPGA步進(jìn)電機(jī)驅(qū)動(dòng)控制系統(tǒng)的設(shè)計(jì)

        • 通過對(duì)步進(jìn)電機(jī)的驅(qū)動(dòng)控制原理的分析,利用Verilog語言進(jìn)行層次化設(shè)計(jì),最后實(shí)現(xiàn)了基于FPGA步進(jìn)電機(jī)的驅(qū)動(dòng)控制系統(tǒng)。該系統(tǒng)可以實(shí)現(xiàn)步進(jìn)電機(jī)按既定角度和方向轉(zhuǎn)動(dòng)及定位控制等功能。仿真和綜合的結(jié)果表明,該系統(tǒng)不但可以達(dá)到對(duì)步進(jìn)電機(jī)的驅(qū)動(dòng)控制,同時(shí)也優(yōu)化了傳統(tǒng)的系統(tǒng)結(jié)構(gòu),提高了系統(tǒng)的抗干擾能力和穩(wěn)定性,可用于工業(yè)自動(dòng)化、辦公自動(dòng)化等應(yīng)用場(chǎng)合。
        • 關(guān)鍵字: 步進(jìn)電機(jī)  Verilog  FPGA  

        帶I2C接口的時(shí)鐘IP核設(shè)計(jì)與優(yōu)化

        • 采用FPGA可編程邏輯器件和硬件描述語言Verilog實(shí)現(xiàn)了時(shí)鐘IP核數(shù)據(jù)傳輸、調(diào)時(shí)和鬧鈴等功能設(shè)計(jì).在此基礎(chǔ)上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對(duì)設(shè)計(jì)進(jìn)行仿真、綜合和優(yōu)化,證明了設(shè)計(jì)的可行性.
        • 關(guān)鍵字: Verilog  時(shí)鐘IP核  Modelsim仿真  

        基于FPGA的串行接口SPI的設(shè)計(jì)與實(shí)現(xiàn)

        • SPI 總線是一個(gè)同步串行接口的數(shù)據(jù)總線,具有全雙工、信號(hào)線少、協(xié)議簡單、傳輸速度快等特點(diǎn)。介紹了SPI 總線的結(jié)構(gòu)和工作原理,對(duì)4 種工作模式的異同進(jìn)行了比較,并著重分析了SPI 總線的工作時(shí)序。利用Verilog 硬件描述語言編寫出SPI 總線的主機(jī)模塊,經(jīng)ModelSim 仿真得出相應(yīng)的仿真波形。
        • 關(guān)鍵字: SPI  同步串行接口  Verilog  

        基于Avalon-ST接口幀讀取IP核的設(shè)計(jì)和應(yīng)用

        • 研究基于Avalon-ST接口幀讀取的IP核設(shè)計(jì)應(yīng)用,通過Avalon-ST接口將外部存儲(chǔ)中不同格式的幀數(shù)據(jù)轉(zhuǎn)化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設(shè)計(jì)方案,使用Verilog HDL語言對(duì)模塊進(jìn)行硬件設(shè)計(jì),并將實(shí)現(xiàn)的模塊進(jìn)行測(cè)試。
        • 關(guān)鍵字: Avalon-ST  IP核  Verilog  

        基于FPGA和Verilog的LCD控制器設(shè)計(jì)

        • 本文選用Xilinx公司的SpananIII系列XC3S200器件,利用硬件描述語言Verilog設(shè)計(jì)了液晶顯示擰制器,實(shí)現(xiàn)了替代專用集成電路驅(qū)動(dòng)控制LCD的作用。
        • 關(guān)鍵字: Verilog  液晶顯示擰制器  LCD  
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