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采用FPGA IP實現(xiàn)DDR的讀寫控制的設(shè)計與驗證
- 摘要： 本文采用LatticeXP系列FPGA結(jié)合IP解決DDR RAM的讀寫控制。并且在硬件上面進行了實際測試。關(guān)鍵詞： 嵌入式系統(tǒng)；DDR RAM；FPGA；IP；LattcieXP 前言隨著高速處理器的不斷發(fā)展，嵌入式系統(tǒng)應(yīng)用的領(lǐng)域越來越廣泛，數(shù)字信號處理的規(guī)模也越來越大，系統(tǒng)中RAM規(guī)模不斷增加，比如視頻監(jiān)控、圖像數(shù)據(jù)采集等領(lǐng)域，圖像處理的實時性對RAM帶寬的要求不斷增加，傳統(tǒng)的SDRAM在帶寬上已經(jīng)逐漸無法滿足應(yīng)用要求，DDR SDRAM(雙倍速率SDRAM)采用在時鐘CL
- 關(guān)鍵字： 0702_A DDR FPGA IP LattcieXP RAM 單片機 嵌入式系統(tǒng) 雜志_設(shè)計天地 存儲器
減少DDR記憶體驗負載的探測技術(shù)
- DDR內(nèi)存已成為系統(tǒng)DRAM的主要技術(shù)，而DDR系統(tǒng)的驗證則是新的數(shù)字系統(tǒng)設(shè)計最具挑戰(zhàn)性且費時的工作之一。邏輯分析儀是協(xié)助工程師驗證這些系統(tǒng)的重要工具，但在成本與空間的限制下，邏輯分析儀探測技術(shù)變成了一個值得深思的問題。 理想上，DDR的可測試性應(yīng)成為最終設(shè)計的一部份，以利于在測試臺進行系統(tǒng)的驗證，因為在整個產(chǎn)品生命周期中的工程設(shè)計與委外代工都會增加成本。然而礙于邏輯分析儀探測點的電氣負載與空間需求，這種作法直到今天仍不可行。新的免接頭式邏輯分析儀探測技術(shù)使DDR可測試性得以結(jié)合到產(chǎn)品的最初與最終
- 關(guān)鍵字： DDR 測量 測試
端接DDR DRAM的電源電路
- DDR（雙數(shù)據(jù)速率）DRAM應(yīng)用于工作站和服務(wù)器的高速存儲系統(tǒng)中。存儲器IC采用1.8V或2.5V電源電壓，并需要等于電源電壓一半的基準電壓（VREF＝VDD/2）。此外，各邏輯輸出端都接一只電阻器，等于并跟蹤VREF的終端電壓VTT。在保持VTT=VREF+0.04V的同時，必須提供源流或吸收電流。圖1所示電路可為1.8V和2.5V兩種存儲器系統(tǒng)提供終端電壓，并可輸出高達6A的電流。IC1有一個降壓控制器和2個線性穩(wěn)壓控制器。IC1在輸入電壓為4.5～28V下工作。
- 關(guān)鍵字： 電源電路 DDR DRAM 存儲器
可以消除開關(guān)噪聲的DDR內(nèi)存系統(tǒng)電源
- 本設(shè)計介紹了一種應(yīng)用于DDR內(nèi)存系統(tǒng)的獨特、低成本的電源電路。常規(guī)DDR內(nèi)存系統(tǒng)包括一個雙反向轉(zhuǎn)換器和一個輸出參考電壓。與常規(guī)設(shè)計不同，本文用線性調(diào)節(jié)器代替反向轉(zhuǎn)換器，見圖1，具有消除PWM轉(zhuǎn)換器開關(guān)噪聲的優(yōu)點。DDR內(nèi)存系統(tǒng)要求穩(wěn)定的2.5V主電源(VDD)、端電壓(VTT)和參考電壓(VREF)，其中VDD、VTT可引出和吸收電流，，這些要求給電源設(shè)計者帶來新挑戰(zhàn)。本電路中，低壓同步反向器產(chǎn)生8A，2.5V的主電源VDD輸出，VTT和VREF通過運放的線性調(diào)節(jié)設(shè)計實現(xiàn)。電路專門為低功耗DDR系統(tǒng)(如p
- 關(guān)鍵字： DDR 存儲器
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