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        EEPW首頁 >> 主題列表 >> dds+pll

        用三只IC建立一個(gè)數(shù)字PLL

        • 本設(shè)計(jì)思想中的簡單電路給出了一個(gè)傳統(tǒng)模擬鎖相環(huán)的基礎(chǔ)特性,但電路中除了基準(zhǔn)振蕩器以外,沒有其它的模擬元件。雖然其它可用的數(shù)字PLL,包括那些采用加/減計(jì)數(shù)器的數(shù)字PLL,但本文這個(gè)更簡單也更靈活。此電路最早在
        • 關(guān)鍵字: PLL  數(shù)字    

        基于DDS+PLL的跳頻信號源的設(shè)計(jì)

        • 航空通信設(shè)備包括短波通信、超短波通信設(shè)備,短波、超短波通信設(shè)備又分為常規(guī)通信方式和跳頻通信方式,跳頻通信因具有抗干擾性強(qiáng)、抗偵測能力好、頻譜利用率高和易于實(shí)現(xiàn)碼分多址等優(yōu)點(diǎn)被稱為無線電通信的“殺手
        • 關(guān)鍵字: 設(shè)計(jì)  信號源  PLL  DDS  基于  

        DDS相關(guān)任意波形發(fā)生器的實(shí)現(xiàn)方案

        • 任意波形發(fā)生器( Arbit rary Waveform Generato r,AWG) 是一種多波型的信號發(fā)生器,它不僅能產(chǎn)生正弦波、指數(shù)波等常規(guī)波形,也可以表現(xiàn)出載波調(diào)制的多樣化,如:產(chǎn)生調(diào)頻、調(diào)幅、調(diào)相和脈沖調(diào)制等。更可以通過計(jì)算機(jī)
        • 關(guān)鍵字: DDS  任意波形發(fā)生器  實(shí)現(xiàn)方案    

        周立功國網(wǎng)單相表DDS-GW解決方案

        • 新的智能電表標(biāo)準(zhǔn)對于智能電表的設(shè)計(jì)和生產(chǎn)提出新的要求。國網(wǎng)單相表DDS-GW解決方案因滿足新國網(wǎng)標(biāo)準(zhǔn)的要求而產(chǎn)生。該方案采用NXP公司低功耗LPC1100系列Cortex-M0微控制器作為主控芯片,完全按照國家電網(wǎng)公司智能電表
        • 關(guān)鍵字: DDS-GW  國網(wǎng)  單相表  方案    

        基于DSP、DDS和ARM雷達(dá)中頻信號模擬器研究

        • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
        • 關(guān)鍵字: DSP  DDS  ARM  雷達(dá)中頻信號  模擬器  

        基于FPGA的DDS IP核設(shè)計(jì)

        • 摘要:以Altera公司的QuartusⅡ7.2作為開發(fā)工具,研究了基于FPGA的DDS IP核設(shè)計(jì),并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件,結(jié)合32位嵌入式CPU軟
        • 關(guān)鍵字: FPGA  DDS  IP核    

        基于DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì)

        • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
        • 關(guān)鍵字: PLL  DSP  CMOS  環(huán)形振蕩器  

        基于DDS技術(shù)的正弦交流信號源的設(shè)計(jì)

        • 摘要:以設(shè)計(jì)和實(shí)現(xiàn)可以進(jìn)行功率輸出的正弦波信號源為目的,提出了一種基于DDS技術(shù),以單片機(jī)為控制核心、AD9850芯片為頻率合成器的正弦交流電流信號源的設(shè)計(jì)方法。該正弦交流電流信號源可以產(chǎn)生頻率穩(wěn)定且頻率范圍為
        • 關(guān)鍵字: 信號源  設(shè)計(jì)  交流  技術(shù)  DDS  基于  

        基于流水線結(jié)構(gòu)的DDS多功能信號發(fā)生器設(shè)計(jì)

        • 摘要:在應(yīng)用FPGA進(jìn)行DDS系統(tǒng)設(shè)計(jì)過程中,選擇芯片的運(yùn)行速度優(yōu)化和資源利用優(yōu)化常常是相互矛盾的,從發(fā)展趨勢和運(yùn)算要求看,系統(tǒng)速度指標(biāo)的意義比面積指標(biāo)更趨重要?;诖?,介紹了一種流水線結(jié)構(gòu)來優(yōu)化傳統(tǒng)的相位累
        • 關(guān)鍵字: DDS  流水線結(jié)構(gòu)  多功能  信號發(fā)生器    

        PLL電路設(shè)計(jì)原理

        • 在通信機(jī)等所使用的振蕩電路,其所要求的頻率范圍要廣,且頻率的穩(wěn)定度要高。

          無論多好的LC振蕩電路,其頻率的穩(wěn)定度,都無法與晶體振蕩電路比較。但是,晶體振蕩器除了可以使用數(shù)字電路分頻以外,其頻率幾乎無法
        • 關(guān)鍵字: PLL  電路設(shè)計(jì)  原理    

        PLL-VCO制作方法介紹

        • 在此說明以晶體振蕩器做為基準(zhǔn)振蕩器,將其與VCO以及PLL電路組合成為信號產(chǎn)生器的情形也被稱為頻率合成器。
          此一PLL-VCO電路的設(shè)計(jì)規(guī)格如表l所示。振蕩頻率范圍為40M~60MHz內(nèi)的10MHz寬。每一頻率階段(step)寬幅為10
        • 關(guān)鍵字: PLL-VCO  方法    

        基于FPGA和DDS的數(shù)控信號源的設(shè)計(jì)與實(shí)現(xiàn)

        • 摘要 以FPGA為核心,根據(jù)DDS原理設(shè)計(jì)數(shù)控信號源,采用VHDL語言實(shí)現(xiàn)各功能模塊。該信號源可輸出正弦渡、方波和三角波,輸出信號的頻率以數(shù)控方式調(diào)節(jié),幅度連續(xù)可調(diào)。與傳統(tǒng)信號源相比,該信號源具有波形質(zhì)量好、精度
        • 關(guān)鍵字: 設(shè)計(jì)  實(shí)現(xiàn)  信號源  數(shù)控  FPGA  DDS  基于  

        采用PLL的IC的頻率N(1~10)倍增電路介紹

        • 電路的功能很多電路都要求把頻率準(zhǔn)確地倍增,使用PLL電路可很容易組成滿足這種要求的電路。例如主振頻率為1KHZ,若使用倍增器內(nèi)插10個(gè)脈沖,可變成10KHZ的脈沖信號。在VCO中,即使主振頻率發(fā)生變化,也能獲得跟蹤主振
        • 關(guān)鍵字: PLL  10  IC的  頻率    

        DDS函數(shù)信號發(fā)生器的優(yōu)點(diǎn)

        • 在電子行業(yè)的基礎(chǔ)設(shè)施和制造等領(lǐng)域,函數(shù)發(fā)生器都是有效的通用儀器。它可以生成不同頻率和幅度的大量信號,用來評估新電路的運(yùn)行情況,代替時(shí)鐘信號,對新產(chǎn)品進(jìn)行制造測試,及用于許多其它用途。自第一部正弦波發(fā)生
        • 關(guān)鍵字: DDS  函數(shù)信號發(fā)生器    

        基于DDS的多通道信號源設(shè)計(jì)

        • 摘要:為滿足航空電子、雷達(dá)設(shè)備和通信系統(tǒng)等領(lǐng)域相對低相位噪聲、穩(wěn)定工作、高分辨率、快頻率轉(zhuǎn)換以及低功耗的通用信號源的需求,提出了一種采用高性能控制器C8051F020控制AD9959頻率合成芯片的設(shè)計(jì)方法和軟件設(shè)計(jì)流
        • 關(guān)鍵字: 設(shè)計(jì)  信號源  通道  DDS  基于  
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        dds+pll介紹

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