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基于Multibus總線的隔離AD／DA模塊設(shè)計

摘要：AD／DA模塊通過Multibus總線與主機通訊，通過AD接口采集數(shù)據(jù)，經(jīng)過控制軟件處理，輸出模擬量驅(qū)動執(zhí)行機構(gòu)。本文簡要介紹了AD／DA模塊的設(shè)計原理和實現(xiàn)方法，并對一些關(guān)鍵技術(shù)進(jìn)行介紹。
關(guān)鍵詞：AD／DA模塊；
關(guān)鍵字： AD／DA 采集數(shù)據(jù) 放大器 CPLD

FPGA基礎(chǔ)入門（二）

很多兄弟對于CPLD下JTAG的下載很熟悉了,可轉(zhuǎn)到FPGA來的時候,多多少少有些迷惑,怎么出現(xiàn)配置芯片了,為什么...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號處理消費電子 FPGA

基于CPLD設(shè)計的電器定時開關(guān)控制系統(tǒng)

1前言隨著當(dāng)今社會工作和生活節(jié)奏的加快，人們對許多電器、儀器、設(shè)備的自動化要求也越來越高，但現(xiàn)有...
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利用CPLD來替代微控制器的6種方法

引言如果告訴便攜式電子設(shè)計人員有一種低功耗數(shù)字器件能使他們利用軟件程序來重新配置硬件工作，他們中的十個...
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我學(xué)習(xí)FPGA的總結(jié)

閱讀本文的人群：熟悉數(shù)字電路基本知識（如加法器、計數(shù)器、RAM等），熟悉基本的同步電路設(shè)計方法，熟悉HDL語言，對FPGA...
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verilog中阻塞賦值和非阻塞復(fù)制的理解

阻塞和非阻塞語句作為verilogHDL語言的最大難點之一，一直困擾著FPGA設(shè)計者，即使是一個頗富經(jīng)驗的設(shè)計工程師，...
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選擇VHDL或者verilog HDL還是System Verilog？

硬件描述語言HDL（HardwareDescribeLanguage）HDL概述隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計PLD/FPGA成為一...
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系統(tǒng)級芯片設(shè)計語言和驗證語言的發(fā)展

作者：韓俊剛時間：2006-02-1117:08:15來自：西安郵電學(xué)院ASIC設(shè)計中心簡介：由于微電子技術(shù)的迅速發(fā)...
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FPGA設(shè)計中關(guān)鍵問題的研究

隨著FPGA(FieldProgrammableGateArray)容量、功能以及可靠性的提高，其在現(xiàn)代數(shù)字通信系統(tǒng)中的應(yīng)用日漸廣...
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讓Verilog仿真狀態(tài)機時可以顯示狀態(tài)名

Situation:我們平時使用Verilog進(jìn)行狀態(tài)機編碼時，通常使用parameter對狀態(tài)名進(jìn)行定義，這樣寫Case語句的時候...
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基于Nios的DDS高精度信號源實現(xiàn)

摘要：直接數(shù)字頻率合成器DDS具有極高的分辨率、頻率轉(zhuǎn)換速度快、相位噪聲低等優(yōu)點。以ALTERA公司的CPU軟核Ni...
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FPGA系統(tǒng)設(shè)計實戰(zhàn)經(jīng)驗分享FPGA系統(tǒng)設(shè)計實戰(zhàn)經(jīng)驗分享

這個帖子主要和大家介紹一些我們在FPGA硬件系統(tǒng)設(shè)計過程中遇到的問題和解決的方法。也歡迎大家一起參與討論...
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FPGA基礎(chǔ)入門

IP（IntellectualProperty）就是常說的知識產(chǎn)權(quán)。美國Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC、AS...
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基于DSP實現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計

基于DSP實現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計, 摘要：本文主要介紹了基于DSP實現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計。該設(shè)計可以做到輸入電流正弦、單位功率因數(shù)、直流母線電壓輸出穩(wěn)定，具有良好的動態(tài)性能并可實現(xiàn)能量的雙向流動（即四象限運行），最終給出實驗波形，
關(guān)鍵字： DSP 控制器模擬信號采集 CPLD

基于CPLD和AD9857的數(shù)字化多模式調(diào)制單元設(shè)計

摘要：介紹了一種跟蹤雷達(dá)數(shù)字化多模式調(diào)制單元的設(shè)計方案，給出了使用CPLD和DDS芯片AD9857 (數(shù)字正交上變頻器) 來生成調(diào)制信號的實現(xiàn)方法，同時以脈內(nèi)相位編碼信號和非線性調(diào)頻信號為例，給出了其軟件實現(xiàn)方法，
關(guān)鍵字： CPLD 9857 AD 數(shù)字化

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cpld 介紹

CPLD簡介　　CPLD（Complex Programmable Logic Device）是Complex PLD的簡稱,一種較PLD為復(fù)雜的邏輯元件。CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。 CPLD [ 查看詳細(xì) ]