cadence? 文章 進入cadence?技術(shù)社區(qū)
聯(lián)電與Cadence共同開發(fā)認證的毫米波參考流程達成一次完成硅晶設(shè)計
- 聯(lián)華電子與全球電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)廠商益華計算機(Cadence Design Systems, Inc.)于今(30)日宣布雙方合作經(jīng)認證的毫米波參考流程，成功協(xié)助亞洲射頻IP設(shè)計的領(lǐng)導(dǎo)廠商聚睿電子(Gear Radio Electronics)，在聯(lián)電28HPC+ 制程技術(shù)以及Cadence? 射頻(RF)解決方案的架構(gòu)下，達成低噪音放大器 (LNA) IC一次完成硅晶設(shè)計(first-pass silicon success) 的非凡成果。 經(jīng)驗證的聯(lián)電28HPC+解決方案非常適合生產(chǎn)應(yīng)用于高
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Cadence Certus新品亮相!助力全芯片并行優(yōu)化和簽核速度提高10倍
- 內(nèi)容提要：●? ?為客戶提供業(yè)內(nèi)首個具有大規(guī)模并行和分布式架構(gòu)的完全自動化環(huán)境；●? ?支持無限容量的設(shè)計優(yōu)化和簽核，周轉(zhuǎn)時間縮短至一夜，同時大幅降低設(shè)計功耗；●? ?支持云的解決方案，推動新興設(shè)計領(lǐng)域的發(fā)展，包括超大規(guī)模計算、5G 通信、移動、汽車和網(wǎng)絡(luò)。楷登電子（美國 Cadence 公司）近日宣布推出新的 Cadence??Certus??Closure Solution，以應(yīng)對不斷增長的芯片級設(shè)計尺寸和復(fù)雜性挑戰(zhàn)。Ca
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Cadence發(fā)布Verisium AI-Driven Verification Platform引領(lǐng)驗證效率革命
- 楷登電子（美國 Cadence 公司）近日宣布，推出 Cadence? Verisium? Artificial Intelligence (AI)-Driven Verification Platform，整套應(yīng)用通過大數(shù)據(jù)和 JedAI Platform 來優(yōu)化驗證負荷、提高覆蓋率并加速 bug 溯源。Verisium 平臺基于新的 Cadence Joint Enterprise Data AI (JedAI) Platform，并與 Cadence 驗證引擎原生集成。隨著 SoC 復(fù)雜性不斷提高，
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聯(lián)電與Cadence攜手22納米模擬與混合信號設(shè)計認證
- 聯(lián)華電子與Cadence于今(8月24)日共同宣布，Cadence的模擬與混合信號(Analog/Mixed Signal, AMS)芯片設(shè)計流程獲得聯(lián)華電子22納米超低功耗 (22ULP)與22納米超低漏電(22ULL)制程認證，此流程可優(yōu)化制程效率、縮短設(shè)計時間，加速5G、物聯(lián)網(wǎng)和顯示等應(yīng)用設(shè)計開發(fā)，滿足日漸增高的市場需求。 聯(lián)電的22納米制程具有超低功耗和超低漏電的技術(shù)優(yōu)勢，可滿足在科技創(chuàng)新發(fā)展下，使用時間長、體積小、運算強的應(yīng)用需求。經(jīng)聯(lián)電認證的Cadence AMS設(shè)計流程，提供了整合
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Cadence 通過面向 TSMC 先進工藝的 PCIe 5.0 PHY 和控制器 IP 規(guī)范合規(guī)性認證
- 楷登電子（美國 Cadence 公司）今日宣布，其面向 TSMC N7、N6 和 N5 工藝技術(shù) PCI Express?（PCIe?）5.0 規(guī)范的 PHY 和控制器 IP 在 4 月舉行的業(yè)界首次 PCIe 5.0 規(guī)范合規(guī)認證活動中通過了 PCI-SIG? 的認證測試。Cadence? 解決方案經(jīng)過充分測試，符合 PCIe 5.0 技術(shù)的 32GT/s 全速要求。該合規(guī)計劃為設(shè)計者提供測試程序，用以評估系統(tǒng)級芯片（SoC）設(shè)計的 PCIe 5.0 接口是否會按預(yù)期運行。 面向 PCIe 5
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聯(lián)發(fā)科與瑞薩采用Cadence Cerebrus AI方案 優(yōu)化芯片PPA
- Cadence Design Systems, Inc.宣布，Cadence Cerebrus?智能芯片設(shè)計工具(Intelligent Chip Explorer) 獲得客戶采用于其全新量產(chǎn)計劃。此基于 Cadence Cerebrus 采用人工智能 (AI) 技術(shù)帶來自動化和擴展數(shù)字芯片設(shè)計能力，能為客戶優(yōu)化功耗、效能和面積 (PPA)，以及提高工程生產(chǎn)力。Cadence Cerebrus 運用革命性的AI技術(shù)，擁有獨特的強化學(xué)習(xí)引擎，可自動優(yōu)化軟件工具和芯片設(shè)計選項，提供更好的 PPA進而大幅減少工
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適用于電池供電設(shè)備的熱感知高功率高壓板
- 電池供電馬達控制方案為設(shè)計人員帶來多項挑戰(zhàn)，例如，優(yōu)化印刷電路板熱效能至今仍十分棘手且耗時；但現(xiàn)在，應(yīng)用設(shè)計人員可利用現(xiàn)代化電熱仿真器輕松縮短上市時間。如今，電池供電馬達驅(qū)動解決方案通?？捎脴O低的工作電壓提供數(shù)百瓦的功率。在此類應(yīng)用中，為確保整個系統(tǒng)的效能和可靠性，必須正確管理馬達驅(qū)動設(shè)備的電流。事實上，馬達電流可能會超過數(shù)十安培，導(dǎo)致變流器內(nèi)部耗散功率提升。為變流器組件施加較高的功率將會導(dǎo)致運作溫度升高，效能下降，如果超過最額定功率，甚至?xí)蝗煌Ｖ惯\作。優(yōu)化熱效能同時縮小大小，是變流器設(shè)計過程中的重要一
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當(dāng)人工智能遇到EDA，Cadence Cerebrus以機器學(xué)習(xí)提升EDA設(shè)計效能
- 隨著算力的不斷提升，人工智能的應(yīng)用逐漸滲透到各個行業(yè)。作為人工智能芯片最關(guān)鍵的開發(fā)工具EDA，是否也會得到人工智能應(yīng)用的助力從而更好地提升服務(wù)效率呢？答案自然是肯定的。隨著半導(dǎo)體芯片設(shè)計的復(fù)雜度不斷提升，以及芯片包含功能的日漸廣泛，EDA的設(shè)計過程越來越需要借助人工智能來盡可能避免一些常見的設(shè)計誤區(qū)，并借助大數(shù)據(jù)的優(yōu)勢來實現(xiàn)局部電路設(shè)計的最優(yōu)化。在可以預(yù)見的未來，隨著人工智能技術(shù)的不斷引入，借助大數(shù)據(jù)和機器學(xué)習(xí)的優(yōu)勢，EDA軟件將可以提供更高效更強大的設(shè)計輔助功能。 近日，楷登電子（Cadenc
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大幅縮減設(shè)計進程 Cadence新設(shè)備為硬件仿真驗證提速
- 當(dāng)前隨著國內(nèi)IC設(shè)計產(chǎn)業(yè)越來越受關(guān)注，短時間內(nèi)涌現(xiàn)出海量的IC設(shè)計初創(chuàng)企業(yè)，對這些初創(chuàng)或者正在快速成長的IC設(shè)計企業(yè)來說，如何盡可能縮短設(shè)計進程，加速設(shè)計上市時間是一個不可回避的關(guān)鍵點。作為當(dāng)下幾乎已經(jīng)占據(jù)IC設(shè)計近60%工作量的仿真與驗證環(huán)節(jié)，如果能夠借助先進的工具大幅縮短這個過程所需的時間，那么將為諸多IC設(shè)計企業(yè)的產(chǎn)品成功增添重要的砝碼。 為了更好地提升IC設(shè)計客戶的仿真與驗證效率，三大EDA公司不斷更新各自的仿真驗證工具，希望盡可能將該環(huán)節(jié)的時間大幅壓縮，其中Cadence選擇推出下一代
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Cadence推出新一代電路仿真器FastSPICE 效能高達3倍
- Cadence 宣布全新的Cadence Spectre FX 仿真器(Simulator)，此新一代的FastSPICE電路仿真器能夠有效驗證內(nèi)存和大規(guī)模系統(tǒng)單芯片(SoC)設(shè)計。Spectre FX 仿真器中具創(chuàng)新和可擴展性的FastSPICE架構(gòu)，可為客戶提供高達3倍的效能。當(dāng)今復(fù)雜的內(nèi)存和SoC設(shè)計需要高精度和快速模擬效能，以確保按預(yù)期運作并滿足芯片規(guī)格。 此外，在芯片驗證過程中，布局后寄生效應(yīng)變得越來越重要，尤其是對于先進制程設(shè)計而言，要考慮布局對芯片功能的影響。 FastSPICE求解器可在S
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靜電槍電路模型的建立及驗證
- ESD一直是電氣和電子元件產(chǎn)品的主要關(guān)注點和突出威脅。在系統(tǒng)級ESD測試過程中，通常用靜電槍來模擬ESD放電場景，放電電流波形必須符合IEC 61000-4-2標(biāo)準(zhǔn)。但標(biāo)準(zhǔn)給的誤差范圍較大，較大的誤差會影響仿真結(jié)果的準(zhǔn)確性。本文在Cadence下建立了靜電槍電路模型，包括接觸放電模型和HBM模型，具有較高的精確性。模型產(chǎn)生的電流波形與實際測試電流波形吻合性較好，驗證了模型的準(zhǔn)確性。該電路模型為靜電放電仿真提供了一個新的激勵源。
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云端部署引領(lǐng)IC設(shè)計邁向全自動化
- 隨著科技應(yīng)用走向智能化、客制化，系統(tǒng)復(fù)雜度明顯增長，IC設(shè)計業(yè)者要搶占車用、通訊或物聯(lián)網(wǎng)等熱門市場，以強大運算力實現(xiàn)快速驗證與設(shè)計已不足夠，部署彈性和整合資源將成為開發(fā)的關(guān)鍵考慮，云端部署會是重要的一步棋。通訊、車用和物聯(lián)網(wǎng)是未來IC應(yīng)用的主要場域，尤其隨著持續(xù)開發(fā)人工智能應(yīng)用，以及擴大部署5G、Wi-Fi 6等新一代網(wǎng)絡(luò)技術(shù)，這些頗具潛力的應(yīng)用展現(xiàn)了強勁成長。根據(jù)市調(diào)機構(gòu)IC Insights上（6）月公布的研究顯示，消費性及通訊IC類仍居IC市場最高市占率，至2024年預(yù)計將達35.5%，在近20年來
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Cadence臺積電微軟以云計算縮減IC設(shè)計驗證時間
- Cadence Design Systems, Inc.宣布與臺積電及微軟三方合作之成果。該合作的重點是利用云端基礎(chǔ)架構(gòu)來縮短半導(dǎo)體設(shè)計簽核時程。透過此合作，客戶將可藉由微軟 Azure上的Cadence CloudBurst平臺，采用臺積電技術(shù)的Cadence Tempus時序簽核解決方案及Quantus提取解決方案，獲得加速完成時序簽核的途徑。臺積電設(shè)計建構(gòu)管理處資深處長Suk Lee表示：「半導(dǎo)體研發(fā)人員正以先進的制程技術(shù)來實現(xiàn)與滿足超過其功率及效能上的要求。但在日益復(fù)雜的先進制程簽核要求下，使得實
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Cadence與聯(lián)電合作開發(fā)28納米HPC+工藝中模擬/混合信號流程的認證
- 聯(lián)華電子今（6日）宣布Cadence?模擬/混合信號（AMS）芯片設(shè)計流程已獲得聯(lián)華電子28納米HPC+工藝的認證。 透過此認證，Cadence和聯(lián)電的共同客戶可以于28納米HPC+工藝上利用全新的AMS解決方案，去設(shè)計汽車、工業(yè)物聯(lián)網(wǎng)（IoT）和人工智能（AI）芯片。 此完整的AMS流程是基于聯(lián)電晶圓設(shè)計套件（FDK）所設(shè)計的，其中包括具有高度自動化電路設(shè)計、布局、簽核及驗證流程的一個實際示范電路，讓客戶可在28納米的HPC+工藝上實現(xiàn)更無縫的芯片設(shè)計。Cadence AMS流程結(jié)合了經(jīng)客制化確認的類比
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