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實(shí)驗(yàn)15：環(huán)形計(jì)數(shù)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握環(huán)形計(jì)數(shù)器原理；（3）學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個4位右循環(huán)一個1的環(huán)形計(jì)數(shù)器。實(shí)驗(yàn)原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入，并且在這4個觸發(fā)器中只有一個輸出為1，另外3個為0，這樣就構(gòu)成了一個環(huán)形計(jì)數(shù)器。初始化復(fù)位時，給q0一個置位信號，則唯一的1將在環(huán)形計(jì)數(shù)器中循環(huán)移位，每4個時鐘同期輸出一個高電平脈沖。Verilog HDL建模描述用行為級描述
關(guān)鍵字：環(huán)形計(jì)數(shù)器 FPGA Lattice Diamond Verilog HDL

基于探索仿真三態(tài)門總線傳輸電路的目的，采用Multisim10仿真軟件對總線連接的三態(tài)門分時輪流工作時的波形進(jìn)行了仿真實(shí)驗(yàn)測試，給出了仿真實(shí)驗(yàn)方案，即用Multisim仿真軟件構(gòu)成環(huán)形計(jì)數(shù)器產(chǎn)生各個三態(tài)門的控制信號、用脈沖信號源產(chǎn)生各個三態(tài)門不同輸入數(shù)據(jù)信號，用Multisim仿真軟件中的邏輯分析儀多蹤同步顯示各個三態(tài)門的控制信號、數(shù)據(jù)輸入信號及總線輸出信號波形，結(jié)論是仿真實(shí)驗(yàn)可直觀形象地描述三態(tài)門總線傳輸電路的工作特性，所述方法的創(chuàng)新點(diǎn)是解決了三態(tài)門的工作波形無法用電子實(shí)驗(yàn)儀器進(jìn)行分析驗(yàn)證的問題。
關(guān)鍵字：三態(tài)門總線傳輸環(huán)形計(jì)數(shù)器邏輯分析儀

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