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TMS320C672x系列浮點DSP的EMIF研究與應(yīng)用
- TMS320C672x系列浮點DSP的EMIF研究與應(yīng)用,針對如何靈活應(yīng)用高性能32／64位浮點DSP TMS320C672x提供的性能優(yōu)良的外部存儲器接口(EMIF)，分析了EMIF的特點和使用技巧，以TMS320C6722B型DSP為例，設(shè)計了EMIF與外部HY57V281620A型SDRAM和異步AM29LV800BB-90EC型Flash的硬件接口，并分析了EMIF訪問SDRAM和Flash時各控制寄存器配置的方法和具體步驟，列出了該配置命令下EMIF引腳與邏輯地址的對應(yīng)關(guān)系和具體的軟件編寫例程；
- 關(guān)鍵字： 研究 應(yīng)用 EMIF DSP 系列 浮點 TMS320C672x
基于FPGA的復(fù)數(shù)浮點協(xié)方差矩陣實現(xiàn)
- 基于FPGA的協(xié)方差矩陣運算的實現(xiàn)大多采用的是定點計算方式，在運算過程中，存在數(shù)據(jù)處理動態(tài)范圍小，容易溢出，截斷誤差等問題。加之以空間譜估計為研究背景的協(xié)方差矩陣運算，大多得到的是針對特殊陣列模型的實對稱矩陣，不具備通用性。針對定點運算的不足和該運算的適用范圍，研究了浮點運算和復(fù)數(shù)運算的特點，提出了基于復(fù)數(shù)矢量的浮點協(xié)方差運算的FPGA實現(xiàn)方案。在Altera＼stratix＼EP1S20F780C7中的仿真和調(diào)試結(jié)果表明了該方案的有效性。
- 關(guān)鍵字： FPGA 浮點 協(xié)方差矩陣
高速流水線浮點加法器的FPGA實現(xiàn)
- 本工程設(shè)計完全符合IP核設(shè)計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設(shè)計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達80MHz。雖然使用浮點數(shù)會導(dǎo)致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結(jié)構(gòu)，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設(shè)計結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號處理系統(tǒng)中。
- 關(guān)鍵字： FPGA 流水線 浮點 加法器
浮點DSC使控制系統(tǒng)如虎添翼
- DSC（Digital signal controller，數(shù)字信號控制器）是一種面向高端嵌入式系統(tǒng)的最先進的單片控制處理器?；诟↑c架構(gòu)的DSC具有更快的處理速度，所需的程序儲存容量更少，支持更高級的有助于節(jié)省功耗的計算算法，同時進一步擴展了系統(tǒng)的性能。浮點編程比定點編程的速度更快，SoC（system-on-a-chip，片上系統(tǒng)）的集成方式能夠有效控制板級空間、元件數(shù)量和整體系統(tǒng)開銷。 隨著嵌入式系統(tǒng)承擔(dān)的任務(wù)越來越復(fù)雜，不論是降低功耗還是實現(xiàn)諸如汽車導(dǎo)航之類的新功能，它們都需要具有更高性
- 關(guān)鍵字： DSC 數(shù)字信號控制器 浮點 SoC 控制系統(tǒng)
ARM體系下浮點數(shù)Middle-Endian問題的處理
- 隨著嵌入式微處理器芯片性能的日益提高，嵌入式設(shè)備也得到了廣泛的應(yīng)用。隨著應(yīng)用的擴展，嵌入式軟件開發(fā)也呈現(xiàn)出功能多樣化、平臺多樣化、體系結(jié)構(gòu)多樣化的特點。 由于可移植性好，相當(dāng)一部分嵌入式軟件都是用C/C++語言開發(fā)的，而C/C++語言編寫的程序中數(shù)據(jù)存儲字節(jié)順序是與編譯平臺所用的CPU相關(guān)的，所以嵌入式軟件移植過程中，數(shù)據(jù)存儲字節(jié)順序是需要重點處理的地方。 在嵌入式GIS軟件從x86體系結(jié)構(gòu)下移植到ARM體系結(jié)構(gòu)的過程中，遇到了浮點數(shù)據(jù)存儲字節(jié)順序的問題。該問題既不是Big-Endian，
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機 ARM 浮點 處理器 芯片 MCU和嵌入式微處理器
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