串并轉(zhuǎn)換 文章 進(jìn)入串并轉(zhuǎn)換技術(shù)社區(qū)
FPGA系統(tǒng)設(shè)計(jì)原則和技巧之：FPGA系統(tǒng)設(shè)計(jì)的3種常用技巧
- 輸入的數(shù)據(jù)經(jīng)過選擇開關(guān)后，分別進(jìn)入緩沖模塊1和緩沖模塊2。當(dāng)數(shù)據(jù)寫入緩沖模塊1的時(shí)候，數(shù)據(jù)處理單元從緩沖模塊2讀取數(shù)據(jù)進(jìn)行處理；當(dāng)數(shù)據(jù)寫入緩沖模塊2的時(shí)候，數(shù)據(jù)處理單元從緩沖區(qū)模塊1讀取數(shù)據(jù)進(jìn)行處理。
- 關(guān)鍵字： FPGA系統(tǒng)設(shè)計(jì) 緩沖模塊 乒乓操作 串并轉(zhuǎn)換 流水線處理
D／A轉(zhuǎn)換在System View環(huán)境下的仿真及硬件實(shí)現(xiàn)
- 摘要 針對(duì)模擬信號(hào)在傳輸介質(zhì)中優(yōu)于數(shù)字信號(hào)，而設(shè)計(jì)數(shù)模轉(zhuǎn)換模塊。首先用System View對(duì)DAC模塊進(jìn)了仿真。然后設(shè)計(jì)的D/A轉(zhuǎn)換的硬件電路。通過設(shè)計(jì)了一個(gè)前置的串并轉(zhuǎn)換電路，不僅可以實(shí)現(xiàn)8位并行數(shù)字信號(hào)的D/A轉(zhuǎn)換，
- 關(guān)鍵字： 權(quán)電流 串并轉(zhuǎn)換 低通濾波
基于FPGA的雙通道汽車渦輪增壓葉片溫度采集卡研制
- 摘要：一種應(yīng)用于汽車渦輪增壓器葉片溫度檢測的雙通道數(shù)據(jù)采集卡，該卡由峰值檢測、串行A/D構(gòu)成模擬電路和由FPGA構(gòu)成整個(gè)數(shù)字電路而組成。重點(diǎn)設(shè)計(jì)了FPGA內(nèi)部串并轉(zhuǎn)換電路和FIFO，經(jīng)仿真和實(shí)驗(yàn)驗(yàn)證，串并轉(zhuǎn)換和FIFO的
- 關(guān)鍵字： FPGA 串并轉(zhuǎn)換 FIFO 仿真
基于CPLD的串并轉(zhuǎn)換和高速USB通信設(shè)計(jì)
- 濾波和抗干擾是任何智能儀器系統(tǒng)都必須考慮的問題。在傳統(tǒng)的應(yīng)用系統(tǒng)中，濾波部分往往要占用較多的軟件資源和硬件資源。復(fù)雜可編程邏輯器件(CPLD)的出現(xiàn)，為解決這一問題開辟了新的途徑，采用CPLD實(shí)現(xiàn)濾波是一種高效
- 關(guān)鍵字： CPLD USB 串并轉(zhuǎn)換 通信設(shè)計(jì)
四種常用FPGA/CPLD設(shè)計(jì)思想與技巧
- 上級(jí)數(shù)據(jù)和本級(jí)時(shí)鐘是異步的，也就是說上級(jí)芯片或模塊和本級(jí)芯片或模塊的時(shí)鐘是異步時(shí)鐘域的。為了避免異步時(shí)...
- 關(guān)鍵字： CPLD設(shè)計(jì) 串并轉(zhuǎn)換 FPGA 同步碼 PCB布線 同步機(jī)制 RAKE接收機(jī) 單流 時(shí)序設(shè)計(jì) BUFT
STM-1并行幀同步系統(tǒng)的設(shè)計(jì)與FPGA實(shí)現(xiàn)
- 同步技術(shù)在數(shù)字通信系統(tǒng)中是非常重要的技術(shù)，一般有位(碼元)同步、字(碼組)同步、載波同步和幀同步，對(duì)于網(wǎng)絡(luò)系...
- 關(guān)鍵字： 幀同步 FPGA器件 失步 移位寄存器 測試向量 內(nèi)部數(shù)據(jù)總線 時(shí)鐘 串并轉(zhuǎn)換 系統(tǒng)設(shè)計(jì)方案 緩沖寄存器
四種常用FPGA/CPLD設(shè)計(jì)思想與技巧之流水線操作
- FPGA/CPLD設(shè)計(jì)思想與技巧之流水線操作本系列討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流...
- 關(guān)鍵字： CPLD設(shè)計(jì) FPGA 流水線操作 設(shè)計(jì)思想 串并轉(zhuǎn)換 RAKE接收機(jī) 單流 設(shè)計(jì)手段 流水線設(shè)計(jì) 操作時(shí)間
四種常用FPGA/CPLD設(shè)計(jì)思想與技巧之串并轉(zhuǎn)換
- 本系列討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CP...
- 關(guān)鍵字： 串并轉(zhuǎn)換 CPLD設(shè)計(jì) 時(shí)序設(shè)計(jì) 設(shè)計(jì)思想 設(shè)計(jì)技巧 FPGA設(shè)計(jì) 狀態(tài)機(jī) prl_temp 寄存器 流水線操作
AT24系列存儲(chǔ)器數(shù)據(jù)串并轉(zhuǎn)換接口的IP核設(shè)計(jì)
- 介紹用VHDL語言設(shè)計(jì)該存儲(chǔ)器數(shù)據(jù)串并轉(zhuǎn)換接口的IP核，從而通過硬件（FPGA或其他可編程芯片）實(shí)現(xiàn)AT24系列存儲(chǔ)器與8位微處理器之間的并行通信。
- 關(guān)鍵字： AT 24 存儲(chǔ)器數(shù)據(jù) 串并轉(zhuǎn)換
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