多路同步串口的FPGA傳輸實現(xiàn)
加入技術交流群
結(jié)語
本文引用地址：http://www.antipu.com.cn/article/94602.htm利用DSP的實時數(shù)據(jù)處理能力與FPGA優(yōu)越的硬線邏輯設計相結(jié)合，保證了多通道數(shù)據(jù)采集系統(tǒng)的實時性和精度要求，實現(xiàn)高速數(shù)據(jù)傳輸，同時簡化系統(tǒng)硬件設計，縮小系統(tǒng)體積，具有極高的性價比。系統(tǒng)的數(shù)字部分硬件采用Verilog硬件描述語言實現(xiàn)，便于修改和升級，可根據(jù)實際測試應用需求作靈活的改進。本數(shù)據(jù)采集傳輸模塊已成功實現(xiàn)，并取得了良好的應用效果。
參考文獻：
[1]吳繼華,王誠. Altera FPGA/CPLD設計(基礎篇)[M]. 人民郵電出版社 2005：64-65
[2]www.altera.com
[3]ADSP-2126x SHARC DSP Peripherals Manual. 2004
[4]夏宇聞.Verilog數(shù)字系統(tǒng)設計[M].北京：北京航空航天出版社，2003
[5]CLIVE “Max” MAXFIELD. FPGA設計指南器件、工具和流程[M]. 人民郵電出版社. 2007
評論