把前面用SystemC Compiler綜合生成的Verilog文件倒入ISE中，調(diào)用FCⅡ(FPGA Compiler Ⅱ)，對代碼加約束，包括時間約束、引腳約束、時鐘頻率等，進行邏輯綜合和優(yōu)化，得到的網(wǎng)表可以以EDIF格式輸出，并與布局布線工具(webpack suite)接口,完成布局布線操作。布局布線完成后會產(chǎn)生一個布局布線后的網(wǎng)表文件、標(biāo)準(zhǔn)延遲文件（SDF）和一個后綴名位b it的二進制配置文件，其中SDF包含從布線之后提取出來的邏輯單元和連線的時序信息。然后連接好下載電路，運行下載配置文件，實現(xiàn)對FPGA的配置，配置采用的是EDA實驗板O PEN FPGA4.0。把ISE生成的配置文件bit文件燒錄到FPGA XC2S50上完成。整個實現(xiàn)流程如圖5所示。

　　從對FPGA XC2S50中消耗的邏輯資源分析可以看到，系統(tǒng)的等效門為1 124個門。

　　值得注意的是，在整個設(shè)計過程中，測試平臺一直沒有改變，這樣在設(shè)計被不斷完善的過程中，保證不引入新的設(shè)計錯誤而始終符合設(shè)計要求。

　　6 結(jié)語

　　本文針對目前業(yè)界比較熱門的新型系統(tǒng)設(shè)計語言SystemC的設(shè)計方法進行了深入研究，并結(jié)合具體實例開發(fā)提出了一套完整的采用SystemC及其平臺設(shè)計的思路和方法。實驗結(jié)果證明這套方法的可行性。由于目前如何采用SystemC進行設(shè)計還沒有一個完全的設(shè)計規(guī)范流程，因此，如何將本文中的設(shè)計思路和流程完善使之更為通用，仍需進一步深入研究。我們相信基于SystemC的設(shè)計必將成為IC設(shè)計領(lǐng)域系統(tǒng)級設(shè)計的最佳標(biāo)準(zhǔn)之一。

　　參考文獻

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