進行轉換時, C542首先經(jīng)過CPLD內(nèi)部的組合和時序邏輯電路,向AD976A發(fā)兩個低電平脈沖R/C和CS,其中R/C脈沖寬度為166.7ns,CS脈沖寬度為83.3ns ,CS的下降沿在R/C的下降沿之后41.7ns,而上升沿卻在R/C的上升沿之前41.7ns。由于這時CS為下降沿,R/C為低電平,所以AD976A開始采集數(shù)據(jù)、進行ADC,BUSY信號也隨之變?yōu)榈碗娖?。轉換結束,BUSY變?yōu)楦唠娖?經(jīng)過CPLD的邏輯電路后接到C542的INT2引腳,引起C542中斷。C542接收到中斷后經(jīng)CPLD向AD976A發(fā)一個CS脈沖,由于這時的CS為下降沿,R/C為高電平,所以AD976A把數(shù)據(jù)放到數(shù)據(jù)總線上,C542開始讀總線上的數(shù)據(jù)?！　?P>　　CPLD邏輯電路設計

　　CPLD是整個系統(tǒng)的控制邏輯電路部分。在CPLD內(nèi)要實現(xiàn)的主要功能為：

　?、?產(chǎn)生AD_TRIG同步脈沖

　　當發(fā)聲晶體發(fā)聲后,八個DSP就要同時采集數(shù)據(jù),AD_TRIG脈沖就是解決“發(fā)聲”與“采集”的同步問題以及八個DSP的“采集”同步問題的。

　　AD_TRIG脈沖的周期是由主CPU決定,由DSP1寫入CPLD。其它七個DSP不向CPLD寫入AD_TRIG脈沖的周期,它們只是AD_TRIG脈沖的接收者。

　?、?產(chǎn)生控制ADC的R/C和CS信號

　　R/C和CS信號是在AD_TRIG同步脈沖的基礎上產(chǎn)生的。在產(chǎn)生R/C和CS的時序邏輯電路中,有些觸發(fā)器的時鐘就是AD_TRIG脈沖,這樣八個DSP的采集、轉換就被同步。

　　③ 產(chǎn)生FIRE點火脈沖

　　FIRE點火脈沖是在CPLD內(nèi)產(chǎn)生的使發(fā)射晶體發(fā)聲的脈沖。當DSP1接到主CPU傳來的采集數(shù)據(jù)的命令時,就向CPLD發(fā)出產(chǎn)生FIRE脈沖的命令,CPLD經(jīng)其內(nèi)部組合和時序邏輯電路產(chǎn)生FIRE脈沖,然后送往主CPU,主CPU接到該脈沖后向發(fā)射模塊發(fā)命令,使發(fā)射晶體發(fā)聲。在設計時,產(chǎn)生FIRE脈沖的時序邏輯電路的有些觸發(fā)器也是以AD_TRIG脈沖為時鐘的,這樣就解決了發(fā)聲晶體“發(fā)聲”與DSP“采集”的同步問題。