3 系統(tǒng)驗(yàn)證
使用Quartus5.1對(duì)UPFC控制器IP核的Verilog程序進(jìn)行綜合時(shí)，可選用Altera公司的CycloneIIEP2C35評(píng)估板。該板有33216個(gè)邏輯單元，105個(gè)M4k存儲(chǔ)模塊，35個(gè)18×18乘法單元，4個(gè)PLL和475個(gè)I／O腳。UPFC控制器IP核在Quartus 中編譯通過(guò)，即可利用波形編輯器對(duì)其進(jìn)行功能仿真。圖3是其功能仿真波形。實(shí)際上，Quartus提供有嵌入式邏輯分析儀SignalTap II，可以對(duì)輸出信號(hào)進(jìn)行實(shí)時(shí)測(cè)試。在實(shí)際監(jiān)測(cè)中，通過(guò)SignalTap II可將測(cè)得的樣本信號(hào)暫存于目標(biāo)器件的嵌入式RAM中，然后通過(guò)器件的JTAG端口和USB Blaster下載線將采得的信息傳出，并送入主機(jī)進(jìn)行分析。圖4為UPFC控制器IP核輸出的實(shí)際波形圖。


4 結(jié)束語(yǔ)
本UPFC控制器IP能使輸出正弦波頻率跟電網(wǎng)頻率保持一致，且輸出正弦波的幅值和相位可根據(jù)需要進(jìn)行調(diào)節(jié)；輸出的三角載波的頻率、幅值和相位保持不變。同時(shí)，將UPFC控制器IP核和Nios II相結(jié)合還可提高系統(tǒng)的抗干擾能力?！　?