3.3 模型的VHDL實(shí)現(xiàn)

　　用VHDL實(shí)現(xiàn)的部分源代碼如下：

　　t1=not p2 and not p4 and x0 and p1；

　　t2=not p3 and x1 and p2；

　　t3=not p5 and x3 and p4；

　　t4=not p6 and not p7 and p3 and p5；

　　t5=not p8 and x5 and x6 and p6；

　　t6=not p9 and not x2 and not x4 and p7；

　　t7=not p6 and not x5 and p8；

　　t8=not p1 and not x6 and p6 and p9；

　　np1=t8 or (p1 and not t1)；

　　np2=t1 or (p2 and not t2)；

　　np3=t2 or (p3 and not t4)；

　　np4=t1 or (p4 and not t3)；

　　np5=t3 or (p5 and not t4)；

　　np6=t4 or t7 or(p6 and not t5 and not t8)；

　　np7=t4 or (p7 and not t6)；

　　np8=t5 or (p8 and not t7)；

　　np9=t6 or (p9 and not t8)；

　　3.4 基于Max+PlusⅡ的并行控制器仿真

　　在MAX+PlusⅡ中經(jīng)編譯后進(jìn)行功能仿真，仿真波形如圖4所示。波形表明結(jié)果是正確的。

　　4 結(jié) 論

　　Petri網(wǎng)是并發(fā)系統(tǒng)強(qiáng)有力的建模工具，通過(guò)對(duì)Petri網(wǎng)模型的分析，可以獲得系統(tǒng)的許多結(jié)構(gòu)和動(dòng)態(tài)性能，根據(jù)控制策略，還可以建立系統(tǒng)的控制模型并獲得系統(tǒng)在控制作用下的性能。以上討論證明，基于Petri網(wǎng)的并行控制器可以用VHDL實(shí)現(xiàn)，從而開(kāi)辟了并行控制器設(shè)計(jì)與實(shí)現(xiàn)的新途徑。

　　參考文獻(xiàn)

　　1 David R，Alla H著，黃建文，趙不賄譯.佩特利網(wǎng)和邏輯控制器圖形表示工具(GRAFCET).北京：機(jī)械工業(yè)出版社， 1996

　　2 袁崇義．Petri網(wǎng)原理.北京：電子工業(yè)出版社，1998

　　3 Pardey J，Amroun A，Bolton M et al.Parallel Cotroller Synthesis for Programmable Logic Devices.Microprocessors and Microsystems，1994；18（8）

　　4 Fernandes J M，Adamski M，Proenca A J.VHDL Generation from Hierarchical Petri Net Specifications of Parallel Controllers.IEEE ProcComput Tech，1997；144(2)

　　5 Adamski M.A Rigorous Design Methodology for Reprogrammable Logic Controllers. Proceedings of the International Workshop on Discrete-Event System Design DESDes′01.Przytok：Technical University of Zielona Góra，2001