基于數(shù)據(jù)選擇器和D觸發(fā)器的多輸入時序電路
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在SSI時序邏輯電路設計中，遵循的設計準則是：在保證所設計的時序邏輯電路具有正確功能的前提下，觸發(fā)器的激勵函數(shù)應最小化，從而簡化電路結構。用卡諾圖法或公式法化簡觸發(fā)器的激勵函數(shù)，在多輸入變量時相當繁瑣甚至難以進行。因此，需要尋求多輸入時序邏輯電路簡捷設計方法。本文給出多輸入變量時序邏輯網絡的一種新型結構：將D觸發(fā)器和數(shù)據(jù)選擇器進行組合，構成既有存儲功能又有數(shù)據(jù)選擇功能的多輸入時序網絡，并給出設計過程中不需要進行函數(shù)化簡的設計技術。
1 基本原理
1．1 基本多輸入時序網絡
1．1．1 多輸入時序網絡的基本形式
用1個D觸發(fā)器和1個2選1數(shù)據(jù)選擇器構成多輸入時序網絡的基本電路，如圖1所示。
圖1中，觸發(fā)器的現(xiàn)態(tài)輸出Qn作為數(shù)據(jù)選擇器的A選擇輸入變量，數(shù)據(jù)選擇器的Y輸出作為觸發(fā)器的D輸入信號，數(shù)據(jù)選擇器的輸入端D0，D1作為所構成時序網絡的外部信號輸入端。
1．1．2 多輸入時序網絡基本電路的狀態(tài)方程
由D觸發(fā)器的特性方程Qn+1=D、數(shù)據(jù)選擇器的輸出邏輯表達式
的關系，得多輸入時序網絡基本電路的狀態(tài)方程：
寫成矩陣形式為：
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