3 實驗結(jié)果

　　系統(tǒng)技術(shù)指標為:信息數(shù)據(jù)速率4.8kbps，比特率19.2kbps。跳頻速率600hop/s，20個跳頻點，跳頻帶寬68MHz，每跳32bit擴頻碼周期為256，碼速率為4.9152MHz。

　　用TEKTRONIX 2221A數(shù)字存儲示波器觀測實驗結(jié)果。圖6～9為FPGA各測試點的測試結(jié)果。

　　圖6中第一組波形是256碼長本地接收同步偽碼流，第二組為跳頻幀同步信號，該信號對應的偽碼相位即為解擴、跳頻同步時的相位。圖7第一組波形為接收數(shù)據(jù)流，第二組波形為發(fā)射數(shù)據(jù)流，發(fā)射數(shù)據(jù)幀格式為00000000011111001101010000000000，幀同步碼為13位巴克碼1111100110101，8位信息數(shù)據(jù)為00000000。由圖7可以看出接收端數(shù)據(jù)與發(fā)射端相同，但滯后于發(fā)射端，這是由于傳輸時延造成的。圖8第一組波形為接收串行數(shù)據(jù)，第二組為跳頻幀同步信號，該信號下降沿對應于一幀數(shù)據(jù)的起始，控制頻率合成器進行頻率轉(zhuǎn)換。圖9第一組波形為發(fā)射跳頻幀信號，第二組為接收幀同步信號，接受幀信號上升沿與發(fā)射跳頻幀信號的下降沿對齊，信號寬度大于發(fā)射端信號。這是因為控制頻率合成器進行頻率轉(zhuǎn)換的updata信號需要一定寬度。

　　解擴及同步是DS/FH混合擴頻接收機正確數(shù)據(jù)解調(diào)的關(guān)鍵，采用FPGA設計實現(xiàn)了多片專用芯片的功能，大大縮小了接收機體積，便于系統(tǒng)實現(xiàn)小型化、集成化。捕獲及跳頻同步等算法采用硬件實現(xiàn)，加快了捕獲跟蹤速度。FPGA的可編程性使電路的設計更具靈活性，并使系統(tǒng)具有“軟”接收機的特點。實驗結(jié)果表明FPGA系統(tǒng)設計是正確可行的。