將list file另存為文本格式文件即可，如圖4所示。

　　圖4 “另存為”選項界面

　　此后可以把這個文本文件中無用的描述刪掉，只留SignalTap抓出來的數(shù)據(jù)（空格、h等符號也要刪掉），另存為.dat文件供仿真使用。

　　有了故障出現(xiàn)時的輸入數(shù)據(jù)，我們就可以在仿真環(huán)境下構(gòu)建故障出現(xiàn)的條件。

　?、诶?dat文件建立bug出現(xiàn)的條件

　　用verilog語言編寫仿真文件（testbench），使用語句$readmemh或$readmemb將.dat文件中的數(shù)據(jù)存儲到一個設(shè)定的ram中，如：$readmemh(“s.dat”,ram)。

　　注意$readmemh讀取是按照十六進制數(shù)據(jù)進行（認為.dat文件中的數(shù)據(jù)都是十六進制數(shù)），會自動將其轉(zhuǎn)換為4位二進制數(shù)存入ram中，所以設(shè)定的ram位寬要是.dat文件中數(shù)據(jù)位寬的4倍；使用$readmemb時，存儲SignalTap所抓信號時，信號都要先設(shè)定為binary類型，ram位寬就是.dat文件數(shù)據(jù)的位寬。ram的深度為.dat文件中數(shù)據(jù)的個數(shù)。

　　然后在程序里把ram中數(shù)據(jù)按照所對應(yīng)時鐘沿輸出到一個寄存器變量中，ram地址累加即可。

　　always@(posedge clk)

　　begin

　　data=ram[addr];

　　addr=addr+1'b1;

　　end

　　復現(xiàn)bug存在條件時，需將模塊的輸入信號與ram中的數(shù)據(jù)位相對應(yīng)，仿真文件調(diào)用模塊時，將寄存器data對應(yīng)位作為輸入接入即可。