3 基于CAM的關(guān)聯(lián)比較器的FPGA實(shí)現(xiàn)

　　本文使用的FPGA為Xilinx公司Virtex 4系列的XC4VSX55。ISE11.1為用戶提供了CAM版本為6.1的IP核，其配置界面如圖6所示。

　　3.1 地址匹配類型

　　CAM輸出地址匹配類型有三種配置，默認(rèn)為binary encoded，也就是輸出匹配的地址信息。另外，也可以配置成single-match unencoded和multi-match unencoded，這兩種模式輸出的就是一個位數(shù)與CAM內(nèi)數(shù)據(jù)個數(shù)相同的二進(jìn)制編碼，與之匹配的位為1，其余為0。例如，CAM中有8個數(shù)據(jù)，輸入的數(shù)據(jù)與第3個數(shù)匹配，則輸出00100000。

　　3.2 三態(tài)模式

　　標(biāo)準(zhǔn)三態(tài)模式是指寫入CAM的內(nèi)容可以為1，O和X，X是指不關(guān)心的位，任何值與X比較的結(jié)果都是認(rèn)為是匹配的，比如與10X1匹配的內(nèi)容為1011，1001。增強(qiáng)三態(tài)模式比標(biāo)準(zhǔn)模式多了一個U，U和X剛好相反，指的是任何值與U比較的結(jié)果都是認(rèn)為是不匹配的。

　　經(jīng)過對CAM核的分析，三態(tài)模式中X的引入可以實(shí)現(xiàn)一對多的匹配，這樣CAM中的一個值不但可以對應(yīng)容差范圍內(nèi)的多個值，也可以對應(yīng)參數(shù)捷變雷達(dá)的中參數(shù)的多個值。例如，雷達(dá)的頻率參數(shù)范圍是01111100b≤RF≤01111111b，CAM中只要預(yù)存二進(jìn)制數(shù)011111XX就可以實(shí)現(xiàn)。利用這個原理，本文使用Active-HDL 8.2軟件在FPGA中實(shí)現(xiàn)了預(yù)分選器的設(shè)計。

　　對CAM和RAM單元的初始化數(shù)據(jù)寫入既可預(yù)先初始化，也可在系統(tǒng)工作過程中實(shí)時更新。在雷達(dá)信號預(yù)分選應(yīng)用中可將已知輻射源庫利用初始化內(nèi)存文件對CAM和RAM進(jìn)行初始化。對未知輻射源參數(shù)可在系統(tǒng)工作過程中實(shí)時動態(tài)寫入。

　　圖7為在Active-HDL8.2中的仿真圖，從輸入的PDW可以得到PW=101，DOA=162，RF=202，三個參數(shù)分別進(jìn)入相應(yīng)的CAM中得到匹配結(jié)果和匹配標(biāo)志，最終得到與編號為18的雷達(dá)匹配。

　　4 結(jié)語

　　基于CAM的關(guān)聯(lián)比較器在雷達(dá)信號預(yù)分選中具有重要意義，能夠極大地提高信號分選的速度，為后端處理節(jié)省更多的時間。本系統(tǒng)在FPGA內(nèi)設(shè)計了基于CAM的關(guān)聯(lián)比較器，實(shí)現(xiàn)了雷達(dá)信號的快速預(yù)分選，達(dá)到了實(shí)時性和可靠性的要求。