模擬BIST的最后原則是，必須通過與上下測試極限值的比較，將其結(jié)果輸出為一個(gè)數(shù)字測量值以及合格/不合格的比特。如果要將一個(gè)模擬的電壓結(jié)果送至片外做特性描述，它就可能遭到損壞，并且可能需要混合信號(hào)ATE。一個(gè)未在片上與極限值比較過的數(shù)字結(jié)果可能需要用ATE去捕捉和分析數(shù)字字，而不是單個(gè)比特，這就不能使用最常見的測試模式語言WGL(波形生成語言)和STIL(標(biāo)準(zhǔn)測試界面語言)，以及很多低成本的測試儀。單有合格/不合格的結(jié)果將無法確定參數(shù)特性，也缺乏測量的可重復(fù)性，而這是設(shè)定測試極限的一個(gè)基本步驟。

　　了解了這些基礎(chǔ)原則，就明白，實(shí)用PLL BIST既沒有采用模擬電路，也沒有使用延遲線，因此它對噪聲的敏感度弱于待測PLL。例如，PLL必須每納秒生成一個(gè)低抖動(dòng)邊沿，并盡量減小抖動(dòng)的累積。但是，PLL BIST可以用一個(gè)預(yù)測試的低抖動(dòng)時(shí)鐘對邊沿作欠采樣，時(shí)鐘通過幾個(gè)數(shù)字反相器傳送，這些反相器有快速的轉(zhuǎn)換性能，盡量減少附加的抖動(dòng)。

　　如果沒有預(yù)測試的時(shí)鐘，則PLL可以對相同芯片上工作在一個(gè)略為異步頻率的其它PLL邊沿作采樣。獲得的抖動(dòng)測量結(jié)果是兩個(gè)抖動(dòng)水平之和;隨機(jī)抖動(dòng)不可能相互抵消。在一個(gè)直方圖中增加很多這類采樣，可以降低寄生噪聲的影響，并且以與任何干擾相同速率采樣，可以進(jìn)一步降低這種影響。

　　4 模擬BIST的需求

　　過去15年來，很少有什么人提出的模擬BIST技術(shù)包含了上述所有原則。但所有這些原則都是BIST實(shí)用性與性價(jià)比的關(guān)鍵。開發(fā)一種實(shí)用的模擬BIST已被證明有太高的挑戰(zhàn)性，但工程師們無疑將開發(fā)出一些包含這 些原則的技術(shù)，因?yàn)閷λ鼈兊男枨笤诓粩嘣黾印?/P>

　　SoC中正在加入更多的系統(tǒng)模擬功能，有更多的管腳數(shù)和門數(shù)，所有這些都推升了測試時(shí)間與測試成本。增加嵌入閃存會(huì)大大增加測試時(shí)間(遠(yuǎn)不止一分鐘)，從而絕對需要多址的測試，這種要求又推動(dòng)了對低管腳接入以及更多模擬測試資源的需求。