CLK_DIV0寄存器主要用于系統(tǒng)時(shí)鐘的設(shè)置，寄存器意義如下：

　　APLL、MPLL通過ARM_RATIO 和MPLL_RATIO寄存器來設(shè)置。通過設(shè)置CLK_DIV0可以實(shí)現(xiàn)各種時(shí)鐘在需要的時(shí)鐘下。

　　具體設(shè)置如下：

　　我們確定MDIV為266，PDIV為3，SDIV為1，則FOUT=266*12/(3*21)=532MHz, 這樣就可以完成我們的高頻率工作了。APLL_CON寄存器各位意義如下：

　　我們確定MDIV為266，PDIV為3，SDIV為1，則FOUT=266*12/(3*21)=532MHz,

　　這樣就可以完成我們的高頻率工作了。具體設(shè)置如下：

　　下面來看下系統(tǒng)如何達(dá)到你想需要的時(shí)鐘頻率：

　　當(dāng)系統(tǒng)供電后，復(fù)位開關(guān)為低時(shí)，XTIpll開始起振在12MHz，當(dāng)復(fù)位開關(guān)為高時(shí)，系統(tǒng)時(shí)鐘開始開始工作在12MHz，這時(shí)通過設(shè)置PLL LOCK時(shí)間，在這段時(shí)間內(nèi)，VCO可以使系統(tǒng)的時(shí)鐘達(dá)到我們需要的532MHz，通過設(shè)置時(shí)鐘源選擇控制器低三位為1來使用532MHz的時(shí)鐘，這時(shí)，系統(tǒng)就達(dá)到了532MHz了。其余的時(shí)鐘設(shè)置也如此。