2.3.2時鐘電路

　　在本項目中，采用了National Semiconductor公司的高精度時鐘管理芯片LMK03033C。其時鐘抖動的均方根值為500飛秒。該芯片內(nèi)置低噪聲鎖相環(huán)并且支持8路時鐘同步輸出，支持串行配置。每路輸出時鐘都帶有可編程的分頻比、延遲調(diào)整和輸出選擇模塊，最高輸出時鐘頻率1GHz，且可在 0 至 2.25ns 的范圍內(nèi)調(diào)節(jié)輸出延時，步進為150ps。該芯片為高速ADC采集數(shù)據(jù)提供了精確的采樣時鐘。接口如圖5所示。

　　2.3.3采集控制和數(shù)據(jù)緩沖

　　模數(shù)轉(zhuǎn)換器輸出的高速數(shù)字信號在采集控制模塊的控制下寫入數(shù)據(jù)緩沖區(qū)，之后進行數(shù)字熒光處理。如圖6所示。對于高速數(shù)字信號的控制和緩沖一般采用高速數(shù)字電路實現(xiàn)。一種方案是采用專用集成電路(ASIC)實現(xiàn)高速控制和數(shù)據(jù)緩沖。但是，專用集成電路成本極高，而且不能修改，一般用于經(jīng)過充分驗證的，成熟的數(shù)字電路設(shè)計。另一種方案是采用高速FPGA。

　　現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)是一種含有可編程元件的設(shè)備，其速度一般比專用集成電路慢，但仍快于通用微處理器，適合做高速數(shù)據(jù)控制器。并且FPGA的可編程特性和低廉的價格適合項目初期開發(fā)階段的原型驗證。

　　示波器的采集控制和數(shù)據(jù)緩沖模塊是在FPGA中完成的，該模塊根據(jù)用戶設(shè)定的觸發(fā)條件，從無限長的波形信號中截取用戶感興趣的部分來顯示。數(shù)據(jù)存儲系統(tǒng)的存取控制模塊也在FPGA中實現(xiàn)。

　　2.4數(shù)字熒光處理模塊

　　數(shù)字熒光處理單元的主要工作有如下幾個方面：

　　(1) 進行波形的熒光顯示，達到模擬示波器的熒光顯示效果

　　數(shù)字熒光示波器將采集到的波形進行熒光顯示，通過波形亮度顯示長時間內(nèi)信號出現(xiàn)的頻度情況，完整地保留了多個通道波形顯示的亮度層次信息，達到模擬示波器的熒光顯示效果。在某一點的出現(xiàn)頻度越大，該點在熒光屏上顯示的亮度就越大;在某一點的出現(xiàn)頻度越小，該點在熒光屏上顯示的亮度就越小。

　　(2) 網(wǎng)格的調(diào)節(jié)控制

　　當利用數(shù)字熒光示波器觀測信號時，為了觀測精確，需要熒光屏在顯示波形信號的同時顯示網(wǎng)格。

　　(3) 波形熒光顯示亮度的調(diào)節(jié)控制

　　當利用數(shù)字熒光示波器觀測信號時，顯示的波形亮度會直接影響到觀測效果，過亮或者過暗的波形，會使波形的細節(jié)分辨不清，都不利于用戶觀測。因此，需要加入波形熒光顯示亮度的調(diào)節(jié)功能，使用戶可以調(diào)節(jié)熒光屏上顯示的波形亮度，有利于波形觀測。

　　(4) 波形消隱百分比的調(diào)節(jié)控制

　　當利用數(shù)字熒光示波器觀測信號時，有時需要使波形在屏幕上滯留一定的時間后再消失，或者有時需要將出現(xiàn)的波形永遠顯示在熒光屏上，如毛刺等偶發(fā)信號。因此，需要加入波形消隱百分比的調(diào)節(jié)功能，使用戶可以調(diào)節(jié)波形在熒光屏上顯示的持續(xù)時間。

　　(5) 多通道波形的熒光顯示及通道優(yōu)先級的控制

　　當示波器同時觀測多個通道時，不同的通道應該顯示為不同的顏色以示區(qū)分。同時，多個通道同時顯示時，應有優(yōu)先級的區(qū)分，即哪一個通道應該顯示在最上層。用戶應該能夠通過調(diào)節(jié)控制，將最關(guān)心的通道波形顯示在所有波形的最上層，便于波形觀測。

　　(6) 滿足數(shù)字熒光示波器實時顯示的要求

　　示波器是一種實時測量儀器，需要滿足波形實時顯示的要求。因此在進行波形的熒光顯示時，要盡量提高處理速度，以提高實時性。

　　本章將首先詳細介紹數(shù)字熒光處理單元的設(shè)計思想，并在此基礎(chǔ)上，具體介紹數(shù)字熒光處理單元的設(shè)計及實現(xiàn)。

　　由需求分析可知，為了實現(xiàn)波形的熒光顯示，首先需要定時一段時間，將在這段時間內(nèi)采集到的若干次波形進行疊加，并記錄所有波形點出現(xiàn)的頻度。因此數(shù)字熒光處理單元內(nèi)部需要設(shè)計一個存儲器，以記錄一段時間內(nèi)所有波形點出現(xiàn)的頻度，稱之為模擬熒光屏存儲器。同時，需要一個波形疊加處理模塊，完成將 若干次波形進行疊加后的頻度存儲到模擬熒光屏存儲器的功能。

　　然后，當定時時間到時，將之前疊加儲存在模擬熒光屏存儲器中的所有單元信息讀出，經(jīng)過顏色轉(zhuǎn)換形成一幀波形圖像送顯示器進行顯示;同時將讀出的模擬熒光屏存儲器中的所有單元信息進行消隱處理，再寫回模擬熒光屏存儲器。

　　送到顯示器進行顯示的一幀波形圖像是一幅和顯示屏的波形顯示區(qū)具有同樣大小和分辨率的像素圖像。它的原始信息是存儲在模擬熒光屏存儲器中的。模擬熒光屏存儲器實際上是一個二維的動態(tài)數(shù)據(jù)庫。數(shù)據(jù)庫的地址單元是與波形顯示區(qū)的像素點一一對應的。因此數(shù)據(jù)庫的大小由數(shù)字熒光示波器的熒光屏波形顯示區(qū)的總像素點確定。橫軸對應于時間軸，縱軸對應幅度軸。規(guī)定顯示區(qū)的左下角對應數(shù)據(jù)庫的起始單元，其后的數(shù)據(jù)單元按對應屏幕從左到右，從下到上的次序排列。

　　由上可知，整個數(shù)字熒光處理單元應包括五個子單元協(xié)同工作：波形數(shù)據(jù)緩沖存儲器、模擬熒光屏存儲器、波形激活處理模塊、波形消隱處理模塊和顏色轉(zhuǎn)換處理模塊等，它們共同完成多路波形的數(shù)字熒光處理，并每隔一定時間形成一幀波形圖像輸出給顯示器，同時進行一次消隱處理。各個子單元之間的聯(lián)系如圖8所示。

　　2.5 PC機部分

　　PC機與FPGA經(jīng)USB進行數(shù)據(jù)交互(DPX數(shù)據(jù)與控制信息)，PC機通過USB給FPGA供電，DPX數(shù)據(jù)經(jīng)USB傳到PC機后通過LABwindows處理顯示。