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      2. 新聞中心

        EEPW首頁(yè) > EDA/PCB > 設(shè)計(jì)應(yīng)用 > Allegro布線規(guī)則的設(shè)置

        Allegro布線規(guī)則的設(shè)置

        作者: 時(shí)間:2010-06-30 來(lái)源:網(wǎng)絡(luò) 收藏


        至此一組HOST 線設(shè)置完畢,用同樣的方法我們可以繼續(xù)將DDR 等部分的線設(shè)置完

        本文引用地址:http://www.antipu.com.cn/article/191677.htm

        3. 重新打開(kāi),選擇spacing rule set-set value,點(diǎn)擊ADD 添加HOST 8:10

        然后在Subclass 中,頂?shù)讓覮ine To Line 的間距為10,內(nèi)層為8.

        4. 選擇physical rule set-set value,點(diǎn)擊ADD 添加HOST 4/5

        然后在Subclass 中,頂?shù)讓拥木€寬為5,內(nèi)層為4.

        5. 無(wú)論是線寬還是線距都需要在assignment table 中進(jìn)行和其他NET 的匹配。


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