SDH中E1接口數(shù)字分接復(fù)用器的VHDL設(shè)計(jì)及FPGA實(shí)現(xiàn)
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（3）系統(tǒng)接收頂層建模的VHDL端口描述
Library IEEE;
Use IEEE.std_logic_1164.all; --引用庫(kù)說(shuō)明；
Entity RCV_TOP is
Port (RESET:IN STD_LOGIC; --system reset signal;
XCLK : IN STD_LOGIC: --14.336MHz input high clock;
CLKIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0); --2.048MHz 7 rout input clock;
DATAIN:IN STD_LOGIC_VECTOR(6 DOWNTO 0); --2.048MHz 7 rout input data;
CLK_OUT:OUT STD-LOGIC; --12.544MHz output clock;
DATAOUT:OUT STD_LOGIC; --12.544MHz output data;
);
end RCV_TOP;
(4)系統(tǒng)接收頂層建模的VHDL仿真波形
如圖4所示。7路包含有SYNC（0111111110）及每7bit插入‘0’的兩幀2M數(shù)據(jù)通過(guò)接收系統(tǒng)被正確地復(fù)接為10M數(shù)據(jù)。HEAD_FLAG和END_FLAG分別為復(fù)接幀數(shù)據(jù)的幀頭幀尾指示信號(hào)。 本文引用地址：http://www.antipu.com.cn/article/191612.htm
這時(shí)的7路仿真數(shù)據(jù)相互之間的延遲不同，其中第DATAIN0延遲最大（8bit），通過(guò)系統(tǒng)仿真可以證明7路2M數(shù)據(jù)間的延遲差最大可到125bit，遠(yuǎn)遠(yuǎn)起過(guò)技術(shù)要求的1～6bit。這樣，從系統(tǒng)上確保了設(shè)計(jì)的可行性。
3.2 狀態(tài)轉(zhuǎn)移圖設(shè)計(jì)方法
為去除毛刺，本設(shè)計(jì)中的計(jì)數(shù)器全部采用格雷碼計(jì)數(shù)器。因?yàn)楦窭状a計(jì)數(shù)器從前一個(gè)狀態(tài)到后一個(gè)狀態(tài)的變化同時(shí)只有一位矢量發(fā)生狀態(tài)反轉(zhuǎn)（如：對(duì)于一個(gè)8位計(jì)數(shù)器它的計(jì)數(shù)狀態(tài)變化是：000→001→011→010→110→111→101→100），故對(duì)它譯碼時(shí)可以防止競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，從而消除了電路在譯碼時(shí)可能產(chǎn)生的刺。對(duì)于有大量狀態(tài)轉(zhuǎn)移的電路，采用狀態(tài)轉(zhuǎn)換圖輸入法方便、直觀；在FOUNDATION工具中，狀態(tài)圖輸入又可以轉(zhuǎn)化為VHDL語(yǔ)言，這又大大提高了電路設(shè)計(jì)的靈活性。
4 功能仿真、后仿真和FPGA實(shí)現(xiàn)
本設(shè)計(jì)采用自頂向下（top-down）的設(shè)計(jì)方法。但為確保設(shè)計(jì)的可行性，對(duì)于每一個(gè)子模塊都進(jìn)行了功能仿真和后仿真。用foundation工具做功能仿真時(shí)，電路中沒(méi)有器件延時(shí)和線延遲，只能從電路的功能上驗(yàn)證設(shè)計(jì)的正確性；而后仿零點(diǎn)能模擬實(shí)際電路中的器件延時(shí)和線延時(shí)，從而能進(jìn)一步驗(yàn)證設(shè)計(jì)在實(shí)際工作中的正確性。最后本設(shè)計(jì)在FPGA（Xilinx Spartan XCS30TQ144）實(shí)現(xiàn)，其工作頻率可達(dá)到20MHz，并在SDH系統(tǒng)的光纖環(huán)網(wǎng)上通過(guò)了測(cè)試。
5 FPGA驗(yàn)證及問(wèn)題討論
（1）FPGA驗(yàn)證時(shí)的7路2M數(shù)據(jù)間的延遲差
為了驗(yàn)證7路數(shù)據(jù)在傳輸中有不同延時(shí)，分接復(fù)用器依然能正常工作，就需要模擬出7路不同的延時(shí)來(lái)。有三種不同的實(shí)現(xiàn)方法來(lái)完成：?這7路不同的延時(shí)可以在FPGA內(nèi)中用不同的非門串起來(lái)實(shí)現(xiàn)；
?可以采用74系列器件在FPGA外部完成不同延時(shí)的模擬；
?在FPGA內(nèi)部用不同級(jí)數(shù)的D觸發(fā)器來(lái)模擬7路不同的延時(shí)。
在本設(shè)計(jì)中采用的是第三種。該方法的好處是易于控制不同路的延時(shí)，只要改變不同路中D觸發(fā)器的級(jí)數(shù)就可以改變7路不同的延時(shí)。
（2）為提高分接復(fù)用器的傳輸效率，可采用不固定插“0”法，例如HDLC中的插“0”法
（3）可以通過(guò)在綜合時(shí)進(jìn)一步加約束來(lái)提高分接復(fù)用器的工作頻率。
本文中的分接復(fù)用器為系統(tǒng)通信提供了靈活的速率選擇?？筛鶕?jù)不同需要，以2Mbps為基數(shù)來(lái)配置各種數(shù)據(jù)速率。本設(shè)計(jì)中采用VHDL輸入法及狀態(tài)圖輸入法，大大縮短了設(shè)計(jì)周期，提高了設(shè)計(jì)的可靠性，并且大大增加了設(shè)計(jì)的可移值性。該設(shè)計(jì)的成功表明硬件描述高級(jí)語(yǔ)言（VHDL）是硬件設(shè)計(jì)的一種十分有效的手段。
評(píng)論