由以上分析可知，FFT算法中最核心的是蝶形運算單元。而一個蝶形運算單元主要由一次復(fù)數(shù)乘法，兩次復(fù)數(shù)加法構(gòu)成。為此整個FFT算法中，復(fù)數(shù)乘法和復(fù)數(shù)加法是最為核心的運算單元。

2 FFT算法軟硬件協(xié)同設(shè)計
軟硬件協(xié)同設(shè)計指對系統(tǒng)中的軟硬件部分使用統(tǒng)一的描述和工具進行集成開發(fā)，完成全系統(tǒng)的設(shè)計驗證并跨越軟硬件界面進行系統(tǒng)優(yōu)化。其基本的設(shè)計流程是先用 VHDL語言和C語言進行系統(tǒng)描述并進行模擬仿真和系統(tǒng)功能驗證；然后對軟硬件實現(xiàn)進行功能劃分，分別用語言進行設(shè)計并將其綜合起來進行功能驗證和性能預(yù) 測等仿真確認(協(xié)調(diào)模擬仿真)；其次進行軟件和硬件詳細設(shè)計；最后進行系統(tǒng)測試。
根據(jù)上面的分析可知，F(xiàn)FT算法中最核心的是蝶形運算單元，而復(fù)數(shù)乘法和復(fù)數(shù)加法又是蝶形運算單元的核心，因此可以采取Nios的自定義指令功能，定制一條復(fù)數(shù)乘法指令和一條復(fù)數(shù)加法指令，以便完成一次蝶形運算。
2．1 建立NiosⅡ嵌入式處理器系統(tǒng)
首先，利用QuartusⅡ建立項目工程，選用的目標器件為CycloneⅡEP2C5Q：再用SOPCBuider創(chuàng)建NiosⅡ組件 模型，生成硬件描述文件，鎖定引腳后進行綜合與適配，生成NiosⅡ硬件系統(tǒng)下載文件；然后建立NiosⅡ嵌入式系統(tǒng)，從SOPC Builder組件欄中加入所需的組件(如NiosⅡCPU核、定時器Timer、JTAG_UART、Avalon三態(tài)總線橋、鍵輸入I／O口和 Flash等)。另外，為了實現(xiàn)NiosⅡ處理器對EPCS Flash存儲器的讀寫訪問，還要加入EPCS Serial FlashController組件。通過此控制器將用于FPGA配置的SOF文件和CPU運行的軟件一并存于EPCS器件中，以便大大簡化硬件系統(tǒng)組成 結(jié)構(gòu)。為了保證所有組件的地址安排是合法的，要對各組件地址實行自動分配；最后進行全程編譯(即分析、綜合、適配和輸出文件裝配)，完成NiosⅡ硬件系 統(tǒng)的設(shè)計。
2．2 利用DSP Builder生成復(fù)數(shù)乘法模塊
使用DSP Builder在FPGA上進行DSP模塊的設(shè)計，可實現(xiàn)高速DSP處理。但是，在實際應(yīng)用中，除了要求DSP高速外，由于DSP處理的算法往往比較復(fù) 雜，如果單純使用DSPBuilder來實現(xiàn)純硬件的DSP模塊，會耗費過多的硬件資源，因此有時也無法完成許多算法復(fù)雜的模型。而NiosⅡ則是一個建 立在FPGA上的嵌入式微處理器軟核，它有一個重要的特性是具有自定制指令。在DSP算法中會反復(fù)出現(xiàn)一些運算(如復(fù)數(shù)乘法器、整數(shù)乘法器、浮點乘法器 等)，而在通用的CPU中都沒有專門用于復(fù)數(shù)乘法計算和浮點乘法計算的相關(guān)指令。在系統(tǒng)設(shè)計中，利用MA-TLAB、DSP Builder或者VHDL設(shè)計并生成復(fù)數(shù)乘法器、整數(shù)乘法器、浮點乘法器等硬件模塊。在QuartusⅡ環(huán)境中對上述文件做一些修正后，在SOPC Builder窗口中將它們定制為相應(yīng)的指令，并可設(shè)定或修改執(zhí)行該指令的時鐘周期。在進行DSP算法運算時，可通過匯編或C語言，甚至C++語言來運用 這些自定義指令進行嵌入式程序設(shè)計。
根據(jù)復(fù)數(shù)運算，設(shè)2個復(fù)數(shù)為a+bj和c+dj，則乘法表述為：

在MATLAB／Simulink下建立如圖3所示的復(fù)數(shù)乘法模型，圖中的Dataal、Databl和Resultl是DSP Builder中SOPCLibrary中Custom Ins-truction中的模塊，分別對應(yīng)Nios內(nèi)部ALU的2個輸入信號dataa和datab，以及ALU的輸出信號result。 Datareal、DataImag、DatbReal、Da-thlmag是一個總線位轉(zhuǎn)換模塊；BusConeatenation是總線復(fù)合模塊。 Dataa toComplex和Datab to Complex是一個實數(shù)轉(zhuǎn)復(fù)數(shù)的模塊，Com-plex Product是復(fù)數(shù)乘法模塊，Real Result是復(fù)數(shù)解出實部和虛部的模塊。

該模型完成了1個16位的復(fù)數(shù)乘法。在這個設(shè)計中，利用Nios32的32位數(shù)據(jù)位寬，把32位分成2部分，分別放入復(fù)數(shù)的實部和虛部，實部、虛部的位寬 都是16位，正好構(gòu)成1個32位數(shù)，兩個16位復(fù)數(shù)進行運算后，把結(jié)果設(shè)為16位復(fù)數(shù)，也用32位表示。設(shè)此模型的文件名為co-mplex．mdl。并 點擊Signalcompiler，對complex．mdl進行轉(zhuǎn)換，在轉(zhuǎn)換窗口中分別作如下選擇：器件選擇CycloneⅡ；綜合器選擇Quart- usⅡ；“SOPC Info”的generate SOPC Builder PTF File項要選擇打勾。分別單擊轉(zhuǎn)換按鈕1-Convert和綜合按鈕2-Synthesis即可將其轉(zhuǎn)換成標準的VHDL語言。
2．3 在Nios中加入復(fù)數(shù)乘法指令
在已建立的SOPC設(shè)計中，雙擊CPU項，點擊“Import”按紐，點擊“ADD按紐，打開Complex_ei．vhd，再點擊 “Readport-list from files按紐，點擊“ADD to System”按紐，加入該設(shè)計作為指令執(zhí)行模塊。最后再將整個項目重新編譯一次，鎖定引腳后，再下載到目標器件中。為此即在Nios指令中定制了一條名 為COMP的復(fù)數(shù)乘法指令，在進行C語言編程時，其調(diào)用格式為z=nm_comp(x，y)，其中x和y為兩個復(fù)數(shù)，其運算結(jié)果放在z中。用同樣的方法， 可以建立復(fù)數(shù)加法指令和復(fù)數(shù)減法指令。由此可見，利用DSP Builder很容易地實現(xiàn)了FFT算法中的復(fù)數(shù)運算指令的定制。同時在定制指令時，對于浮點數(shù)的處理，采用統(tǒng)一為幾位二進制有效數(shù)字的辦法來解決的，比 如說：小數(shù)位數(shù)固定為4位，整數(shù)位數(shù)固定為6位，那么可以定義一個向量signal num：std_logic_vector(9down to 0)；在做運算的時候，注意高6位是整數(shù)、低4位是小數(shù)，就可以達到實型數(shù)據(jù)的處理。