一種基于FPGA 的驅(qū)動(dòng)接口電路的設(shè)計(jì)
加入技術(shù)交流群
結(jié)合AD7862的轉(zhuǎn)換速度, FPGA選擇10MH z的處理時(shí)鐘。對(duì)于整個(gè)轉(zhuǎn)換過(guò)程的控制用一個(gè)狀態(tài)機(jī)來(lái)完成, 狀態(tài)機(jī)分為12 個(gè)狀態(tài)( idle, convert1, busy1, reada1, w ait1, reada2,sw apchna,l convert2, busy2, readb1, w ait2, readb2), 其中idle狀態(tài)為空閑等待轉(zhuǎn)換狀態(tài); convert1指示第一次轉(zhuǎn)換啟動(dòng)狀態(tài);busy1指示第一次轉(zhuǎn)換狀態(tài); reada1狀態(tài)下讀取VA1; wait1狀態(tài)為讀取VA1和VA2之間的等待狀態(tài); reada2狀態(tài)下讀取VA2; sw apchnal狀態(tài)指示交換到另一個(gè)通道進(jìn)行轉(zhuǎn)換;convert2指示第二次轉(zhuǎn)換啟動(dòng)狀態(tài); 剩余狀態(tài)和前面的類似,只不過(guò)是針對(duì)VB1 和VB2 而言。設(shè)計(jì)代碼如下( 只描述VA1和VA2的部分, 剩下的類似):
process( clkdiv4, nrst)
beg in
if nrst = ‘0’ then
adc_state = id le;
e lsif( r ising _edge( clkd iv4) ) then
case adc_state is
when idle= >
ada0 = '0' ;
adconv = '1';
adncs = '1';
adnrd = '1';
clkcnt = 0;
if( start= ‘1’) then
adc_state = convert1;
end if;
w hen convert1= >
ada0 = '0';
adconv = '0' ;
if( adbusy= '1') then
adc_state = busy1;
end if;
w hen busy1= >
adconv = '1';
if( adbusy= '0') then
adc_state = reada1;
end if;
when reada1= >
if ( c lkcnt= 2) then
addataa1 = 0000 adda tain;
end if;
if( c lkcnt= 4) then
adc_state = w a it1;
adncs = '1';
adnrd = '1';
clkcnt = 0;
else
clkcnt = c lkcnt+ 1;
adncs = '0';
adnrd = '0';
end if；
when wait1= >
adc_state = reada2;
when reada2= >
if ( c lkcnt= 2) then
addataa2 = 0001 adda tain;
end if；
3設(shè)計(jì)電路的仿真驗(yàn)證
最終設(shè)計(jì)用Quartus 2 軟件編譯綜合后在板上測(cè)試，FPGA 接口電路接受到的轉(zhuǎn)換數(shù)據(jù)傳給DSP芯片, 然后將DSP受到的數(shù)據(jù)用實(shí)時(shí)監(jiān)控軟件顯示。圖3是給AD 輸入端加50 H z的正弦波信號(hào)(同時(shí)對(duì)其中三個(gè)輸入端加信號(hào)), 監(jiān)控軟件顯示的波形。
軟件顯示波形圖
圖3 軟件顯示波形圖。
從圖3波形圖可以看出, 接口驅(qū)動(dòng)電路成功的控制了AD7862芯片的采樣過(guò)程, 從而驗(yàn)證了驅(qū)動(dòng)電路設(shè)計(jì)的正確性。本文引用地址：http://www.antipu.com.cn/article/191398.htm
評(píng)論