1、時鐘分頻器FPGA中的時鐘分頻器用于從系統(tǒng)時鐘產(chǎn)生速率較低的時鐘，供給FPGA和MAX II器件的安全內(nèi)核使用。這是因?yàn)榘踩珒?nèi)核不需要運(yùn)行在非常高的頻率下。特別是當(dāng)系統(tǒng)運(yùn)行頻率非常高時，時鐘分頻器的作用便比較顯著，否則，如果系統(tǒng)運(yùn)行頻率較低，可以不使用該分頻器。

　　2、隨機(jī)數(shù)發(fā)生器（RNG）每次啟動/復(fù)位信號置位時，RNG為64位計(jì)數(shù)器產(chǎn)生隨機(jī)初始值。然后，隨機(jī)數(shù)同時串行移位至FPGA和MAX II器件的安全內(nèi)核。參考設(shè)計(jì)采用32位RNG。

　　3、隨機(jī)數(shù)接收器隨機(jī)數(shù)接收器接收來自RNG的串行隨機(jī)數(shù)，并按照正確的順序排列數(shù)據(jù)，將其做為初始值送入64位計(jì)數(shù)器。

　　4、64位計(jì)數(shù)器64位計(jì)數(shù)器用于產(chǎn)生送入編碼器的64位數(shù)據(jù)。它是按照公式X=X+A進(jìn)行的一個簡單加法器。X是一個64位初始值，而A是計(jì)數(shù)器遞增值，應(yīng)為質(zhì)數(shù)。初始值X來自RNG。參考設(shè)計(jì)中，32位來自RNG，其余32位由用戶在設(shè)計(jì)代碼中設(shè)置。A可以由用戶在設(shè)計(jì)代碼中設(shè)置。計(jì)數(shù)器輸出送入編碼器，對數(shù)據(jù)進(jìn)行加密。編碼器每次完成前一數(shù)據(jù)的加密后，計(jì)數(shù)器數(shù)值遞增。

　　5、編碼器編碼器可以采用任何難以破譯的加密標(biāo)準(zhǔn)。參考設(shè)計(jì)采用了三重?cái)?shù)據(jù)加密標(biāo)準(zhǔn)（3DES）。3DES編碼器的輸入和輸出是64位值，需要48個時鐘周期完成64位數(shù)據(jù)加密。

　　6、移位器/復(fù)用器移位器/復(fù)用器將編碼器輸出比特（16位）的一部分按照特定順序，存儲在寄存器中，編碼器準(zhǔn)備下一數(shù)值時，將其串行移位至比較器。

　　7、比較器比較器將MAX II器件的編碼數(shù)據(jù)（握手令牌）與FPGA內(nèi)部產(chǎn)生的編碼數(shù)據(jù)逐位比較。如果MAX II器件和FPGA的數(shù)據(jù)相匹配，Enable信號置位，使能用戶設(shè)計(jì)功能。如果出現(xiàn)不匹配，請參見下面的可靠性保證一節(jié)。這種方式可以重復(fù)幾次，以產(chǎn)生更多的Enable信號，使能用戶設(shè)計(jì)的不同部分。這種重復(fù)方式可以防止有人篡改FPGA比特流（這種可能性較低），致使Enable信號變?yōu)楦唠娖?，?dǎo)致設(shè)計(jì)安全方案失效。

　　8、可靠性可靠性部分處理隨機(jī)比特錯誤，這種錯誤可能會導(dǎo)致系統(tǒng)停止工作。參考設(shè)計(jì)允許每10個時鐘周期中出現(xiàn)一次數(shù)據(jù)不匹配（這僅僅是一個例子，用戶可以根據(jù)實(shí)際應(yīng)用，修改該方法，達(dá)到最佳效果）。換句話說，如果10個時鐘周期中，數(shù)據(jù)不匹配不超過一次，Enable信號仍將保持高電平，系統(tǒng)繼續(xù)工作。如果10個時鐘周期中出現(xiàn)兩個錯誤，那么，Enable信號變?yōu)榈碗娖?，禁止用戶設(shè)計(jì)功能。在啟動/復(fù)位信號置位，復(fù)位系統(tǒng)前，系統(tǒng)停止工作。

圖3：不支持安全方案的FPGA設(shè)計(jì)。