基于FPGA的跳擴(kuò)頻信號發(fā)送系統(tǒng)設(shè)計(jì)
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2．3．2 跳頻圖案設(shè)計(jì)
跳頻圖案采用對偶寬間隔跳頻序列，基于m序列，利用非連續(xù)抽頭(L-G)模型，構(gòu)造寬間隔跳頻偽隨機(jī)序列，自相關(guān)性能、互相關(guān)性能較高接近最佳跳頻序列族，提高信號的抗干擾性。設(shè)計(jì)中基于L-G模型的非連續(xù)抽頭模型，采用本原多項(xiàng)式
設(shè)計(jì)跳頻序列，跳頻碼生成公式如下：
跳頻序列由FPGA生成并按寬間隔對偶要求輸出如圖6所示。本文引用地址：http://www.antipu.com.cn/article/191295.htm
2．3．3 跳頻硬件架構(gòu)
跳頻硬件電路核心是AD9951，硬件連接如圖7所示。該芯片內(nèi)置400MS／s時鐘，內(nèi)含14位DAC，相位、幅度可編程，有32位頻率控制字、相位偏移字，可用串行I／O控制，采用1．8V電源供電，可4～20倍倍頻，支持大多數(shù)數(shù)字輸入中的5 V輸入電平，可實(shí)現(xiàn)多片同步。通過送入設(shè)置，送入地址碼和跳頻碼，實(shí)現(xiàn)信號的跳頻產(chǎn)生。AD9951控制時序如圖8所示。
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