多通道頻率檢測技術(shù)的FPGA實(shí)現(xiàn)
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3 實(shí)現(xiàn)方案
本設(shè)計選用的FPGA芯片是Xilinx公司的Virtex-4SX55，該芯片時鐘資源豐富，算術(shù)運(yùn)算單元和專用存儲模塊以及可配置邏輯的使用都很靈活，非常適合當(dāng)前信號處理系統(tǒng)的功能實(shí)現(xiàn)。因此，根據(jù)圖2所示的結(jié)構(gòu)，就可以得到一種基于DFT多相濾波器組的信道化解決方案，其具體實(shí)現(xiàn)結(jié)構(gòu)如圖4所示。本文引用地址：http://www.antipu.com.cn/article/191272.htm
圖4所示結(jié)構(gòu)由延時器、系數(shù)存儲器、乘加器和FFT組成。其中延遲器可實(shí)現(xiàn)對輸入數(shù)據(jù)32個周期的延時，存儲器用于存儲濾波器系數(shù)。下面對該結(jié)構(gòu)中幾個主要組成模塊的實(shí)現(xiàn)及仿真結(jié)果進(jìn)行介紹。
3．1 延時器的實(shí)現(xiàn)
本延時器采用FPGA提供的專用存取模塊FIFO來實(shí)現(xiàn)32周期延時，其架構(gòu)體系如圖5所示。圖中，每個延遲單元即是一個FIFO模塊，F(xiàn)IFO的數(shù)據(jù)輸出特點(diǎn)為先入先出。在本設(shè)計中，第一級延遲器的輸出數(shù)據(jù)將作為下一個延遲器的輸入數(shù)據(jù)，就相當(dāng)于第一級FIFO的數(shù)據(jù)按先進(jìn)先出的順序依次向第二級FIFO壓入，相鄰兩級的將滿標(biāo)志與讀使能信號進(jìn)行握手協(xié)議，從而實(shí)現(xiàn)數(shù)據(jù)的延遲輸出。這樣，設(shè)計8個同樣結(jié)構(gòu)的FIFO并進(jìn)行串行級聯(lián)，即可滿足該結(jié)構(gòu)的設(shè)計要求。
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