FSK／PSK調(diào)制的FPGA實(shí)現(xiàn)
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2．3．1 時(shí)鐘選擇模塊
載波頻率選擇模塊的兩個(gè)輸入端分別接時(shí)鐘信號(hào)f1和f2，其輸出信號(hào)fDDS作為DDS信號(hào)發(fā)生模塊基準(zhǔn)時(shí)鐘信號(hào)。該模塊的輸出真值表，如表1所示。本文引用地址：http://www.antipu.com.cn/article/191198.htm
2．3．2 跳變檢測(cè)模塊
跳變檢測(cè)模塊用于檢測(cè)基帶碼元的變化情況。當(dāng)基帶碼元上升或下降沿到來(lái)時(shí)，其對(duì)應(yīng)的輸出端產(chǎn)生與時(shí)鐘周期等寬的高脈沖信號(hào)jump_high或jump_low。該信號(hào)提供給下一級(jí)DDS的相位累加器，來(lái)控制累加器的相位偏移。跳變檢測(cè)原理圖如圖5所示。
2．3．3 DDS信號(hào)發(fā)生模塊
DDS是一種應(yīng)用數(shù)字技術(shù)產(chǎn)生信號(hào)波形的方法。由于模塊中只需產(chǎn)生兩種頻率和相位的波形，因此對(duì)DDS的設(shè)計(jì)中省略了頻率控制字和相位控制字等部分。頻率改變通過(guò)時(shí)鐘選擇模塊選擇不同的基準(zhǔn)時(shí)鐘來(lái)實(shí)現(xiàn)。簡(jiǎn)化后的DDS主要由相位累加器和波形ROM組成，如圖6所示。
相位累加器在頻率為fc的時(shí)鐘信號(hào)clk控制下，以步長(zhǎng)K作累加，輸出的N位二進(jìn)制作為波形存儲(chǔ)器ROM的地址，以該地址對(duì)ROM進(jìn)行尋址。則DDS輸出波形的頻率f0的表達(dá)式，如式(3)所示
評(píng)論