2 漢明電路的仿真調(diào)試
2．1 8位并入串出移位寄存器的max+pluslI仿真
8位并入串出移位寄存器max+plusII波形仿真如圖6所示。其中的Clk為移位時鐘信號；Load為并行數(shù)據(jù)預(yù)置使能信號；Din是8位二進(jìn)制并行預(yù)置數(shù)據(jù)端口；Qb表示當(dāng)前值reg(0)向qb輸出；Reg(8)為當(dāng)前值和移位值(如：9A 1001 1010B；移位后：4D 0100 1101 B：第二次移位：A6 10100110 B)。

2．2 32位序列漢明距離電路的實現(xiàn)仿真
選取查找表-求和網(wǎng)絡(luò)法來實現(xiàn)32位漢明距離的計算時，可分別將(D6～D14)、 (D15～D23)、(D24～D32)作為查找表的地址線，再由此計算出序列D6～D32的漢明距離。而其序列D0～D5的漢明距離可以采用邏輯函數(shù)獲得，具體的波形仿真如圖7所示。
圖7中，Datain[31．．0]為漢明距離電路的輸入端口；Out[4．．0]為漢明距離計算輸出端口(內(nèi)置的32位數(shù)可用十六進(jìn)制表示為000000 00)。例如F800A08C即1111 1000 0000 0000 1010 0000 10001100B，輸出的漢明距離d為10。

3 結(jié)束語
設(shè)計完成后，可使用FPGA(即現(xiàn)場可編程門陣列)進(jìn)行下載驗證，FPGA是專用集成電路(ASIC)領(lǐng)域中的一種半定制電路，FPGA既可解決定制電路的不足，又可克服原有可編程器件門電路數(shù)有限的缺點。而使用Max+PlusⅡ軟件和VHDL語言進(jìn)行電路設(shè)計，不僅可以進(jìn)行邏輯仿真，還可以進(jìn)行時序仿真。由于本設(shè)計在編寫過程中使用了較多的與門和異或門，所以，在波形仿真圖中，波形顯示具有比較長的延時。但是，自行編寫的計數(shù)器功能完善，程序簡單明了，完全可以實現(xiàn)32位漢明距離的計算。