基于FPGA多通道同步數(shù)據(jù)采集系統(tǒng)設計
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ADS7864有三種讀出模式，設計中通過CPU設置FPGA中的寄存器來確定采取何種模式，這樣CPU可以根據(jù)實際需要單獨地對某一路信號進行采樣。在此設置為循環(huán)模式，在第一個讀信號RD到來時讀取通道A0的數(shù)據(jù)，第二個讀信號RD到來時讀取通道A1的數(shù)據(jù)，隨后是B0、Bl、C0和C1, A/D轉(zhuǎn)換時序圖如圖3所示，每個讀操作將使ADS7864輸出16位信息，其中D15用于表明讀出數(shù)據(jù)是否有效（“1”有效），D14、D13、D12 用于表示所讀出數(shù)據(jù)的通道，D0～D11為該通道采樣結(jié)果數(shù)據(jù)。
根據(jù)系統(tǒng)要求,采用3片6通道的ADS7864構(gòu)成A/D轉(zhuǎn)換電路，FPGA和A/D的硬件接口如圖4所示。通過FPGA進行同步控制，實現(xiàn)對18路輸入信號的同步快速采樣。本系統(tǒng)將被測的三相電壓分別接至A0、B0、C0；三相電流分別接至A1、B1、C1；通過對HOLDA、HOLDB、HOLDC三個信號同時置低電平，實現(xiàn)三相電壓、電流的同步采樣，采樣轉(zhuǎn)換后的值被保存在6個寄存器中。
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