AT84AD331 可以配置成I 路和Q 路單獨使用，此時可以同時采集兩路信號，最高采樣率為1 Gｓ/ｓ；也可以配置成Ｉ 和Ｑ 路的交錯采樣，此時只能采集1 路信號，等效采樣率為2 Gｓ/ｓ，使用時可以根據需要對該芯片進行在線配置。FPGA 對AT84AD331數據讀取時序見圖5。

由于AT84AD331 輸入信號為差分信號，且信號峰峰值要求不超過533 mV。電路板上的待測信號都是單端的并且峰峰值一般在4 V～5 V 之間。本系統(tǒng)中采用了13∶1 的變壓器耦合輸入方式，可以完成單端信號到差分信號的轉換，并且使信號電壓滿足要求。

在FPGA 內部完成對LVDS 信號的讀取、組合、排序以及存儲等操作。一般情況下存儲的采樣點的值在1 333 以內，然后對這些采樣點的值進行計算，可以得到實際電壓值，計算公式如下：

2.3 數據傳輸和控制協(xié)議

系統(tǒng)中待測信號較多，低頻和高頻部分分別是32 個，而數據采集芯片都只有一個，各個信號都是由FPGA 控制模擬開關分時地進行采集的。為使各個通道的數據存儲、傳輸和控制有序地進行，在FPGA 中為每一個信號都設置了工作狀態(tài)控制模塊和數據存儲模塊（以下稱為寄存器和數據存儲器）。本系統(tǒng)中所有控制過程的命令都是從PC 端發(fā)出的，F(xiàn)PGA 接收控制指令后，按指令進行相應的操作。

（1）寄存器和數據存儲器介紹。FPGA 對每一路信號都設有5 bit 的控制寄存器、12 bit 的最終結果寄存器和16 bit 的原始數據存儲器。此外在高頻部分還擁有一個公共的高速采樣數據的存儲器，大小為1 ｋB，及其對應的一個8 bit 的控制寄存器。5 bit的控制寄存器每個通道只設有一個，該寄存器D3 位為數據準備好標志（1 有效），其余4 位為控制位，各位的功能見表1，每一位都是1 為肯定，每一位都可通過PC 端發(fā)來的控制指令更改，F(xiàn)PGA 只能向D3 位寫1 ，表示數據已經準備好。上電或復位后該寄存器值為33333B。

表1 5bit控制寄存器的位功能

12 bit 的最終結果寄存器每個通道也只設有一個，該寄存器的值是向PC 機發(fā)送的最終結果。該寄存器的數據在低頻和高頻部分，存放的數據不同：低頻部分存放的是13 次采樣結果的平均值，高頻部分存放的是計算后的頻率值。

16 bit 的原始數據存儲器，其低頻和高頻部分的數量是不相同的：高頻部分一般是2 個，分別用來存放標準和待測時鐘的計數值；低頻部分為13 個，用來存放13 個采樣點的值，12 bit 的最終結果寄存器的值是根據這13 個數據的平均值。

高速采樣數據存儲器是高頻部分的32 路共有的，由于波形采樣的數據量比較大，本系統(tǒng)設計時在同一時刻只允許采樣1 路信號，采樣點數可以設定（最多為1 K），待這些數據全部發(fā)送出后，才可以開始下一次采集。對應的控制寄存器的位功能見表2。

表2 高速采樣控制寄存器的位功能

其中D7～D4 為數據采集的點數設置，3333B 表示64 個，1111 表示1 324 個，步進為64。D3～D1 為數據抽取的間隔設置，333 表示抽取間隔為3，全部數據有效；111 表示抽取間隔為28，即每隔28 個點抽取一個點，步進為4。設置這幾位的目的是為了適應信號頻率的要求，防止采集數據不足一周期的狀況發(fā)生。D3位為標志位，功能和操作與5 bit 的寄存器的對應位完全相同。本寄存器分高4 位和低4 位兩次設置。

（2）控制命令介紹。本系統(tǒng)中的控制命令都是由PC 機發(fā)出的，共8 個命令：選擇控制寄存器1（低頻部分）；選擇控制寄存器2（高頻部分）；選擇控制寄存器3（高速采樣部分）；寫控制寄存器數據；讀取數據1（低頻部分）；讀取數據2（高頻部分的頻率值）；讀取波形采樣數據；開始/停止測試。

PC 機發(fā)送的控制字都是8 位的，其中高3 位為控制命令字，用來區(qū)分8 個命令，低5 位為輔助功能，具體見表3。FPGA 接收到主機發(fā)來的命令信號后，按命令執(zhí)行相應的操作。

表3 控制命令的位功能

（3） 數據傳輸過程簡述。系統(tǒng)中與PC 機的通信采用的是RS232 接口，數據的傳輸完全符合RS232 標準?，F(xiàn)將數據的傳輸過程簡述如下：系統(tǒng)啟動后，首先進行自檢，以確定系統(tǒng)工作是否正常；系統(tǒng)工作正常后，PC 機通過測試軟件對FPGA 內部的各個寄存器進行配置；然后發(fā)送開始命令，開始對有效的各個信號進行采集；采集完成后向PC 機返回信息，PC 機根據需要通過測試軟件從FPGA 讀取相應通道的數據，將數據計算后與標準值進行比較并得出測試結果。也可以根據需要讀取某一通道的原始數據以及采集某一通道信號的波形。在FPGA 內部還擁有關鍵信號（電源）的監(jiān)測：任何一路電源信號不正常則重新進行采集，若3 次采集結果均不正常則直接關閉電路板的供電電源，避免損壞電路板，并向PC 發(fā)送電源不正常的消息，并給出出現(xiàn)異常的通道號。