時分解調(diào)部分是利用時分信號將視頻信號解調(diào)出方位誤差電壓和俯仰誤差電壓。兩路誤差信號再進(jìn)行相位補償，也就是抵消和差信號相位差或和差饋源中心波束不重合導(dǎo)致的相位誤差。最后在進(jìn)行進(jìn)行斜率調(diào)整，也就是靈敏度調(diào)整。系統(tǒng)將兩個補償值存在寄存器中，以便跟蹤不同頻率目標(biāo)時調(diào)用。

4 硬件設(shè)計
本設(shè)計包括數(shù)字中頻模塊、自動跟蹤模塊、電源保護(hù)、接口電路等。其中VGA采用AD8362，中頻低噪聲放大器采用AD6630、抗混疊濾波器采用．mini—circuits公司的LC型無源帶通濾波器，帶寬為12 MHz。ADC采用MAX15988、FPGA采用Xilinx公司的Spartan II并采用Verilog語言在ISE 13．0環(huán)境下編程。整個系統(tǒng)采用地址總線和數(shù)據(jù)總線相連，配有高低位的EEPROM、NVRAM和SRAM。電源保護(hù)電路采用MAX695。
系統(tǒng)的自動跟蹤部分增加了模擬中頻接收機(jī)接口，分別用ADC12062和MAX186將模擬視頻信號和模擬AGC信號直接接入自動跟蹤模塊。輸出接口采用DB9接口RS-232和RS-422輸出。本文中的設(shè)計已經(jīng)成功的運用在地面站的跟蹤系統(tǒng)中，并且性能穩(wěn)定。下圖為輸出到伺服系統(tǒng)的編碼信號。

5 結(jié)論
基于軟件無線電的全數(shù)字跟蹤接收機(jī)設(shè)計采用FPGA為主要器件，實現(xiàn)了系統(tǒng)要求的功能，滿足了系統(tǒng)指標(biāo)。數(shù)字信號不存在溫漂、增益變化和直流電壓偏置，很少需要校準(zhǔn)。較模擬跟蹤接收機(jī)動態(tài)范圍大，精度高，誤差小，而且結(jié)構(gòu)簡單、體積小。采用FPGA設(shè)計較集成IC靈活性高，成本低。該跟蹤接收機(jī)適應(yīng)性強(qiáng)，控制方便，用途非常廣泛。