4 應(yīng)用設(shè)計

4. 1 基準(zhǔn)電壓

AD9751內(nèi)含一個1.2V的帶隙基準(zhǔn)電壓。使用內(nèi)部基準(zhǔn)時，在引腳REFIO和ACOM之間接0.1μF的電容可達(dá)到去耦的目的。

外部基準(zhǔn)可以提供一個固定的基準(zhǔn)電壓以提高精度和漂移特性，有時還可以給增益控制提供一個可變的基準(zhǔn)電壓，從而起到乘法器的作用。因此，也可以使用接于REFIO端的外部基準(zhǔn)。

4.2 鎖相環(huán)時鐘

AD9751 的PLL可用來產(chǎn)生用于邊沿觸發(fā)鎖存器、多路選擇器以及DAC所必需的內(nèi)部同步2倍時鐘。PLL電路包括一個相位檢測器、電荷泵、壓控振蕩器（VCO）、輸入數(shù)據(jù)率范圍控制電路、時鐘邏輯電路和輸入/輸出端控制電路。當(dāng)使用內(nèi)部PLL時，RESET接地。而當(dāng)AD9751處于PLL有效模式時，LOCK作為內(nèi)部相位檢測器的輸出。當(dāng)它被鎖定時，該模式下鎖定輸出為邏輯“1”。

表1給出了當(dāng)PLL有效時，DIV0和DIV1在不同狀態(tài)下的輸入時鐘頻率范圍。

表1 PLL有效時DIV0和DIV1不同狀態(tài)時的時鐘速率

當(dāng)頻率鎖相環(huán)電路的VDD接地時，頻率鎖相環(huán)電路將處于無效狀態(tài)。此時，外部時鐘必須以合適的DAC輸出更新數(shù)據(jù)率來驅(qū)動CLK的輸入端。存在于輸入端口1和端口2的數(shù)據(jù)的速率和定時依賴于AD9751是否交替輸入數(shù)據(jù)，或者僅僅響應(yīng)單端口上的數(shù)據(jù)。

當(dāng)PLL無效時，DIV0和DIV1不再控制PLL，但是它們可被用來控制輸入多路復(fù)用器上的數(shù)據(jù)輸入是交替還是不交替輸入。表2給出了在PLL無效時，DIV0和DIV1在不同組合方式下工作模式。

表2 PLL無效時DIV0，DIV1不同組合時的輸入模式

4.3 模擬輸出

AD9751 有兩個互補(bǔ)的電流輸出端IOUTA和IOUTB，它們可以配置成單端或差分兩種工作模式。IOUTA和IOUTB可通過一個負(fù)載電阻RLOAD被轉(zhuǎn)換成互補(bǔ)的單端電壓輸出VOUTA和VOUTB。而使差分電壓VDIFF存在于VOUTA和VOUTB之間，同時也可以通過一個變壓器或差分放大器來將差分信號轉(zhuǎn)換成單端電壓。

4.4 數(shù)字接口

AD9751 的數(shù)字輸入端包括兩個通道，每個通道有10個數(shù)據(jù)輸入引腳，同時還有一對差分鐘輸入引腳。它的10位并行數(shù)據(jù)輸入遵循標(biāo)準(zhǔn)的直接二進(jìn)制編碼形式。DB9為最高有效位（MSB），DB0為最低有效位（LSB）。當(dāng)所有數(shù)據(jù)位都為邏輯“1”時，IOUTA產(chǎn)生滿刻度輸出電流。當(dāng)滿刻度輸出電流在兩個輸出端作為輸入碼元的函數(shù)被分離時，IOUTB產(chǎn)生互補(bǔ)輸出。

通過使用一個邊沿觸發(fā)的主從鎖存器可以實現(xiàn)數(shù)字接口。當(dāng)PLL有效時，或者當(dāng)使用內(nèi)部時鐘倍增器時，DAC輸出端在每一個輸入時鐘周期均被更新兩次，其時鐘輸入速率高達(dá)150MSPS。這使得DAC的輸出更新率為300MSPS。雖然轉(zhuǎn)換邊沿的位置可能影響數(shù)字饋通和失真特性，但是只要滿足規(guī)定的最小倍數(shù)，其建立和保持時間就可以在同一時鐘周期內(nèi)變化。輸入數(shù)據(jù)在占空比為50%的時鐘下降沿轉(zhuǎn)變時，可獲得最佳的特性。

AD9751 有一個靈活的差分時鐘輸入端口，采用獨立的電源（如CLKVDD，CLKCOM）可以獲得最優(yōu)的抖動特性。兩個時鐘輸入端CLK+和CLK-可由單端或差分時鐘源所驅(qū)動。對單端工作來說，CLK+應(yīng)被一個邏輯電源所驅(qū)動，而CLK-則應(yīng)當(dāng)被設(shè)置為邏輯電源的門限電壓。這可以通過如圖2（a）所示的一個電阻分壓器/電容網(wǎng)絡(luò)來實現(xiàn)。而對于不同的工作情況，CLK+和CLK-都應(yīng)當(dāng)通過一個如圖2（b）所示的電阻分壓網(wǎng)絡(luò)被偏置到CLKVDD/2來完成。

因為AD9751的輸出轉(zhuǎn)換速率高達(dá)300MSPS，因此對時鐘和數(shù)據(jù)輸入信號的要求很嚴(yán)。減小減擺率和相應(yīng)的數(shù)字電源電壓（DVDD）可降低數(shù)字饋通和芯片上的數(shù)字噪聲。

另外，數(shù)字信號的路徑也應(yīng)當(dāng)盡量短，而且應(yīng)當(dāng)與運行長度匹配，以避免傳播延時的不匹配。在AD9751的數(shù)字輸入端和驅(qū)動器輸出端之間插入一個低值電阻（例如20Ω到100Ω）網(wǎng)絡(luò)有助于減小在數(shù)字輸入端的任何超調(diào)與上升沿，進(jìn)而減小數(shù)字饋通。對于比較長的線路和更高數(shù)據(jù)率，采用帶狀線技術(shù)并增加合適的終端電阻可保持“清潔”的數(shù)字輸入端。