2 測試結(jié)果
本文設(shè)計(jì)的DDS信號模擬器輸出最大頻率受到D／A轉(zhuǎn)換器輸出建立時間的限制，因?yàn)橥饨哟鎯ζ鞯臄?shù)據(jù)讀取時間為15 ns，可編程邏輯器件FPGA的最大時鐘頻率可達(dá)120 MHz。相位累加器的字長為31位，用于尋址波形數(shù)據(jù)存儲器的地址信號為13位；編程產(chǎn)生的正弦波的輸出的頻率范圍是0～120 MHz。其中產(chǎn)生的正弦波如圖8所示，但是隨著時間的增長，噪聲會加大如圖9所示。

3 結(jié)束語
本文結(jié)合DDS信號模擬器的工作原理從理論和實(shí)際2個方面，對直接數(shù)字頻率合成技術(shù)(DDS)進(jìn)行了研究。
首先通過對DDS信號模擬工作理論分析，再通過對DDS射頻信號產(chǎn)生電路的研究實(shí)驗(yàn)使得微波信號和變頻信號在微波變頻器上混頻，產(chǎn)生載頻信號，再者使得調(diào)制包絡(luò)信號和調(diào)制脈沖對載頻信號進(jìn)行調(diào)制，形成雷達(dá)信號，然后經(jīng)天線輸出。最后結(jié)合理論分析的結(jié)論，通過測試實(shí)驗(yàn)得出了系統(tǒng)的性能以及帶寬線性調(diào)頻和帶寬10點(diǎn)跳頻的過程最終輸出了雷達(dá)視頻脈沖輸出波形，基本實(shí)現(xiàn)了設(shè)計(jì)的要求。