2．2．1 Iφ，Sφ，Rφ驅動設計
在設計Iφ，Sφ以及Rφ驅動電路時，統(tǒng)一采用Elantec半導體公司的EL7457。它是高速四通道CMOS驅動器，能工作在40MHz，并提供2 A的峰值驅動能力，以及超低的等效阻抗(3 Ω)，它具有3態(tài)輸出，并通過OE控制，這對于CCD的驅動來說，容易實現靈活的電源管理。為了簡化設計，固定Rφ2HV的電壓幅值為典型值。在組成Iφ和Sφ的驅動電路時必須考慮CCD97驅動端的等效電容和電阻，如表2所示。

電路的時間常數：

又因為上升時間與時間常數的關系為：

為了滿足最佳上升時間(200 ns)的要求，必須在EL7457驅動輸出端串上一個小電阻，原理如圖6所示。

圖6中，FPGA_CLKI1，FPGA_CLKI2，FPGA_CLKI3，FPGA_CLKI4為FPGA產生的TTL時序。ARM_IOE為ARM核產生的門控信號，用來控制驅動脈沖Iφ1，2，3，4的開關。由于理論與實際計算的誤差，輸出串接電阻R9，R10，R13，R14將通過硬件調試過程確定，以產生驅動CC97工作的最佳波形。同理，FPGA_CLKS1，FPGA_CLKS2，FPGA_CLKS3，FPGA_CLKS4為FPGA產生的TTL時序。ARM_SOE為ARM產生的門控信號，輸出串接電阻待定。
在Rφ1，2，3產生電路中，因為其電壓擺幅要求為0～12 V，故給它加以12 V的電源(見圖7)。

它的驅動頻率為11 MHz，輸出的上升時間不需要串接電阻調節(jié)，可達10 ns。同理，FPGA_CLKR1，FP-GA_CLKR2，FPGA_CLKR3為FPGA產生的10 MHz的驅動時序，ARM_ROE為ARM產生的門控信號。這里還產生了一路控制行數據丟棄DG(Dump Gate)門控信號。該信號的擺幅同Rφ1，2，3。以上電路的連接均通過Multisim仿真，仿真波形如圖8、圖9所示。