基于AT89C2051的解碼器設(shè)計(jì)
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3基于單片機(jī)的解碼方案
3．1硬件電路
本設(shè)計(jì)的解碼電路原理圖如圖3所示，利用該電路可將高頻接收模塊變頻處理后的數(shù)字脈沖信號(hào)送入AT89C2051的P0．0口進(jìn)行解碼，再將滿足地址碼條件的控制脈沖信號(hào)輸出到P1．0～P1．3，同時(shí)輸出1秒的VT信號(hào)。
3．2軟件設(shè)計(jì)
基于單片機(jī)AT89C2051的解碼軟件流程圖如圖4所示。利用初始化可將AT89C2051的16位定時(shí)／計(jì)數(shù)器0設(shè)置為內(nèi)部計(jì)數(shù)器方式。
評(píng)論