Verilog HDL程序分為3個(gè)模塊，分別為復(fù)位rstgen模塊，串口接收datagen模塊和SPI接口操作spi模塊。24位指令由微機(jī)輸入，經(jīng)串口接收模塊后輸出1個(gè)24位數(shù)據(jù)和1個(gè)標(biāo)志位，用于SPI接口模塊把數(shù)據(jù)傳入ADN2850中。
賬 datagen模塊關(guān)鍵程序如下所示(相關(guān)變量聲明省略)：

該程序已經(jīng)通過(guò)前仿真，并在Altera公司的EP2C70 FPGA上通過(guò)了驗(yàn)證，達(dá)到了預(yù)期的效果。
5 結(jié) 語(yǔ)
通過(guò)串口的應(yīng)用，ADN2850的控制過(guò)程變的很方便。而串口本身連線簡(jiǎn)單占用資源少，應(yīng)用也比較廣泛，所以數(shù)字電位器ADN2850的串口控制不失為一種可行的方法。