串行RapidIO提升模塊化基站設(shè)計(jì)
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還有一種方法是采用 FPGA 連接基帶交換器將數(shù)據(jù)存儲(chǔ)在共享系統(tǒng)存儲(chǔ)器中，這是一種具有高設(shè)計(jì)成本、更高風(fēng)險(xiǎn)和更高 BOM的定制設(shè)計(jì)。此外，定制器件采用具有標(biāo)準(zhǔn)接口規(guī)范的標(biāo)準(zhǔn)器件會(huì)破壞模塊的主要啟動(dòng)程序。解決這個(gè)問題的基本架構(gòu)方法就是使數(shù)據(jù)并行。但是，這將顯著增加器件的輸入和輸出量。此外，它明顯需要占據(jù)更多的電路板面積，并可能潛在地減少給定電路板所支持的通道數(shù)量。最終結(jié)果是將大幅增加 BOM 和服務(wù)交付單位成本。 本文引用地址：http://www.antipu.com.cn/article/157586.htm
最后，所有這些純存儲(chǔ)解決方案并沒有引入智能的系統(tǒng)數(shù)據(jù)處理。因此，定制電路必須可以發(fā)現(xiàn)丟失的數(shù)據(jù)包，同時(shí)用虛擬信息包來填補(bǔ)空隙，從而保持信息包同步性。集成了所需智能的標(biāo)準(zhǔn)樣本比較解決方案就可一舉兩得。
適當(dāng)?shù)慕鉀Q方案
基于對(duì)上面一些方案的評(píng)估分析，我們列舉出一個(gè)最佳解決方案應(yīng)該具備的性能如下：
● 解決方案必須包括一個(gè)有足夠能力存儲(chǔ)大量數(shù)據(jù)樣本的存儲(chǔ)器。
●為了“未來驗(yàn)證”該設(shè)計(jì)，存儲(chǔ)器必須可以擴(kuò)展。
●存儲(chǔ)器和DSP集群之間必須是串行接口，以使I/O數(shù)量最少。
●存儲(chǔ)器的串行接口必須足夠快，可以10 Gbps 板卡級(jí)吞吐量饋入 DSP。
●串行接口必須滿足DSP廠商采用的行業(yè)標(biāo)準(zhǔn)規(guī)范。
●器件必須采用智能數(shù)據(jù)處理，以消除對(duì)必須是定制設(shè)計(jì)的專用器件的需求。
●器件必須消除任何和全部定制方法 ―― 必須是標(biāo)準(zhǔn)的特定應(yīng)用系統(tǒng)元件。
換句話說，該解決方案是一種具有內(nèi)置智
由串行RapidIO激活的串行緩沖器的容量為18MB，并可通過可選的四倍數(shù)據(jù)速率（QDR）方法擴(kuò)展至 90MB，有助于以10 Gbps 速率實(shí)現(xiàn)大型、連續(xù)幀樣本的實(shí)時(shí)比較。
10 Gbps性能和高存儲(chǔ)容量可保證DSP在基站應(yīng)用中以大約15ms的數(shù)據(jù)在一次執(zhí)行中實(shí)時(shí)進(jìn)行全幀計(jì)算。這種器件僅需要16個(gè) I/O 引腳，不僅可使I/O數(shù)量最少，還可實(shí)現(xiàn)與 FPGA 的直接連接。
該串行緩沖器包含智能監(jiān)控和可以自動(dòng)識(shí)別和補(bǔ)償丟失數(shù)據(jù)包以維持?jǐn)?shù)據(jù)同步的控制電路。此外，它還可以作為一個(gè)主節(jié)點(diǎn)，確定何時(shí)向何處發(fā)送數(shù)據(jù)，并開始數(shù)據(jù)傳輸而無(wú)需 DSP 其它幫助。
提升數(shù)字處理吞吐量
解決了樣本比較問題，我們可以看看另一個(gè)使用串行 RapidIO ASSC 的方面，即處理性能本身。當(dāng)然，增加 DSP 的數(shù)量和/或性能都會(huì)增加系統(tǒng)吞吐量。但是，通過使 DSP 的負(fù)載處于最佳狀態(tài)就可以簡(jiǎn)單地增加吞吐量。這就是預(yù)處理交換芯片的作用。
預(yù)處理交換芯片位于 RF 背板和 DSP之間，在數(shù)據(jù)到達(dá) DSP 之前進(jìn)行攔截。交換芯片有助于對(duì)有效負(fù)載數(shù)據(jù)進(jìn)行信息包處理，并在 DSP 執(zhí)行無(wú)線運(yùn)算之前對(duì)有效負(fù)載進(jìn)行優(yōu)化。該器件可以在交換信息包的同時(shí)預(yù)處理數(shù)據(jù)。然后輸出信息包會(huì)以組播方式傳送至 DSP 集群。這種預(yù)處理器件不僅可提供預(yù)處理功能，而且還可以根據(jù)帶寬、流量和調(diào)用數(shù)據(jù)實(shí)現(xiàn) DSP 配置的軟件確定“隨時(shí)可編程”的修改。因此，這種交換芯片使系統(tǒng)可動(dòng)態(tài)地調(diào)整、開始和關(guān)閉路徑，以滿足帶寬變化的需要。與以往的無(wú)線基站架構(gòu)不同，這種預(yù)處理芯片提供了在未來能夠很好利用的內(nèi)在擴(kuò)展性。
這種交換芯片可以進(jìn)行定制，以適用于基于蜂窩的芯片或 FPGA。然而，該應(yīng)用是采用標(biāo)準(zhǔn)接口規(guī)范的標(biāo)準(zhǔn)器件的理想選擇。大量的 ASSC 測(cè)試表明：它可將 DSP 負(fù)載減少 20%，從而有效地提高 DSP 的能力。此外，取代老式結(jié)構(gòu)的 FPGA 和雙端口存儲(chǔ)器可以降低成本和設(shè)計(jì)的復(fù)雜性。
開發(fā)具有串行緩沖器和預(yù)處理交換芯片的基站
基站設(shè)計(jì)者表示，與其它解決方案相比，串行緩沖器和預(yù)處理交換芯片的組合不僅使 DSP 的負(fù)載降低了 20%，而且可使材料成本下降 50% ~ 75%。采用兩個(gè)器件組合的基站電路板請(qǐng)參考圖1。
顯然，成功設(shè)計(jì)的先決條件是這兩個(gè) ASSC 組合與 DSP 進(jìn)行無(wú)縫互操作。為了實(shí)現(xiàn)這樣的操作，基站設(shè)計(jì)者可使用一個(gè)由主要元件廠商共同開發(fā)的開發(fā)平臺(tái)。根據(jù)這樣的平臺(tái)就可著手進(jìn)行軟件編程和實(shí)現(xiàn)早期原型，從而加速上市時(shí)間。該開發(fā)平臺(tái)包括 4 個(gè)交換連接的超高性能 DSP、預(yù)處理交換芯片，以及支持其它包括串行緩沖器的串行 RapidIO 端點(diǎn)的子卡擴(kuò)展端口。同時(shí)也包括加速安裝、初始化和現(xiàn)場(chǎng)案例執(zhí)行所需的所有軟件。該平臺(tái)有 3 個(gè)千兆以太網(wǎng)背板、1個(gè)線路 I/O；每個(gè) DSP 有多達(dá) 128 MB的 DRAM DDR2；閃存（串行高速）和 I2C；系統(tǒng)主引導(dǎo) JTAG、MMC；用于其它應(yīng)用的 IPMI MMC控制；以及 1 個(gè)獨(dú)立操作的局部功率選擇。
總結(jié)
模塊化設(shè)計(jì)需要使用具有標(biāo)準(zhǔn)接口的標(biāo)準(zhǔn)元件。串行緩沖器可以解決幀樣本比較問題，預(yù)處理交換芯片可以解決吞吐量密集的數(shù)據(jù)處理和交換問題。采用串行 RapidIO 的組合可為用戶提供完整的處理和存儲(chǔ)解決方案，幫助其具成本效益地向終端客戶提供先進(jìn)的 DSP 密集無(wú)線服務(wù)，如視頻、語(yǔ)音和數(shù)據(jù)。此外，它還可解決無(wú)線基礎(chǔ)設(shè)施中日益增長(zhǎng)的吞吐量局限性問題；與其它解決方案相比，可將 DSP 負(fù)載減少 20%，降低材料成本 50% ~ 75%。
評(píng)論