基于光纖通道的IEEE1394光信號傳輸系統(tǒng)設計
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FPGA內(nèi)部的工作過程說明如下：IEEE1394數(shù)據(jù)從16：32解復用器輸出之后，進入IEEE1394數(shù)據(jù)拆分模塊，產(chǎn)生對應于FC數(shù)據(jù)幀的SOF、DATA、CRC、EOF的數(shù)據(jù)段，生成符合FC幀格式的數(shù)據(jù)。在這之后，32：8復用模塊將32 bit并行輸入的數(shù)據(jù)復用成8 bit并行輸出的數(shù)據(jù)。隨后進入8 b／10 b編碼模塊，完成8 b／10 b的編碼工作并以10 bit位寬，106．25 MHz的速率送入VSC7145串并／并串芯片，最后以1．062 5 Gbs的速率輸出到SFP光收發(fā)模塊，由光收發(fā)模塊將電信號調(diào)制成光信號輸出。
在RX接收部分，由光收發(fā)模塊還原成的電信號通過VSC7145串并／并串芯片后以10 bit的并行數(shù)據(jù)形式輸入到FPGA中，由8 b／10 b解碼器解碼，輸出8 bit并行數(shù)據(jù)(在解碼過程中，解碼器可以通過判斷碼流的極性來判別是否在傳輸過程中出現(xiàn)誤碼)。8 b／10 b解碼輸出后的數(shù)據(jù)通過1個8：32解復用模塊解復用成32 bit的并行數(shù)據(jù)，并行支路速率為26．562 5 MHz，隨后32位并行數(shù)據(jù)通過FC幀檢測提取模塊，生成標識信號隨路輸出。在CRC校驗／判決模塊中，數(shù)據(jù)通過CRC位運算反映是否出現(xiàn)誤碼，并給出指示。在這之后，F(xiàn)C數(shù)據(jù)幀重組為IEEE1394數(shù)據(jù)幀，最后經(jīng)由32：16復用模塊將32 bit并行IEEE1394幀數(shù)據(jù)重新復用成16 bit并行數(shù)據(jù)，與53．12 MHz的隨路信號一同送出FPGA芯片。
3 FPGA功能驗證
本設計已在Xilinx Spartan3系列的Xc3s200中實現(xiàn)，并在Xilinx ISE 7．1仿真環(huán)境下進行了功能和時序仿真驗證。采用偽隨機序列發(fā)生器生成的偽隨機代碼模擬IEEE1394數(shù)據(jù)源，設定每1 000 Byte為一個數(shù)據(jù)包包長。
3．1 功能仿真結(jié)果
1)在發(fā)送端，IEEE1394數(shù)據(jù)包被拆封，重組成FC數(shù)據(jù)幀，并由8 b／10 b編碼器編碼后輸出，如圖6中仿真波形tx_dtout，和TX_encode_ dtout所示。本文引用地址：http://www.antipu.com.cn/article/156204.htm
2)在接收端，F(xiàn)C幀結(jié)構(gòu)被正確檢測并提取，在CRC校驗正確后重組成IEEE1394數(shù)據(jù)幀格式輸出，如圖7中仿真波形tx_dtout，crc32及rx_dtout所示。
經(jīng)仿真測試，F(xiàn)PGA實現(xiàn)IEEE1394到FC數(shù)據(jù)幀格式的映射功能，各模塊均正常工作，數(shù)據(jù)通信良好，無丟包現(xiàn)象。
3．2 時序仿真結(jié)果
該設計在Xc3s200上實現(xiàn)后，F(xiàn)PGA所使用的資源如表1所示，整個系統(tǒng)資源占用率較低，最高運行速率能達到135．245 MHz，滿足106．25 MHz的片上最高運行速率要求，設計達到了預期結(jié)果。
4 結(jié)束語
光纖通道具有支持多種上層傳輸協(xié)議的優(yōu)點，本文在已有工作的基礎(chǔ)上，利用FPAG，對所提出的IEEE1394到光纖通道的協(xié)議映射方案進行了硬件設計，通過FPGA功能仿真及時序仿真驗證了所提方案的可行性。利用此FPGA協(xié)議轉(zhuǎn)換模塊，本文還設計了基于FC的IEEE1394光信號傳輸系統(tǒng)，給出了具體的硬件設計方案。目前，此系統(tǒng)的主要調(diào)試工作已完成，后續(xù)的工作將通過系統(tǒng)傳輸實驗，對系統(tǒng)性能進行分析研究。
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