4．1寄存器整體電路設(shè)計(jì)

　　下面是部分Verilog HDL源代碼．描述了數(shù)據(jù)傳輸時(shí)相關(guān)寄存器的功能設(shè)置：先是對(duì)復(fù)位時(shí)各個(gè)寄存器的初始值，接下來是對(duì)寄存器進(jìn)行功能設(shè)計(jì)．和數(shù)據(jù)傳輸時(shí)候產(chǎn)生的中斷使能和標(biāo)志位的設(shè)計(jì)。

　　4．2整體時(shí)序仿真

　　將上述Verilog代碼編譯，再寫上對(duì)應(yīng)測(cè)試代碼進(jìn)行驗(yàn)證。圖5是寄存器的寫操作的整體時(shí)序仿真波形圖．驗(yàn)證了上述代碼正確可行。

　　圖5寫操作整體時(shí)序仿真

　　5 結(jié)論

　　本文作者的創(chuàng)新點(diǎn)是改進(jìn)了硬件觸發(fā)器的結(jié)構(gòu)．用三態(tài)門和傳輸門取代那種單一MOS管的結(jié)構(gòu)。首次應(yīng)用到TMS320LF2407芯片串行外設(shè)接口上，降低工作電壓到3.3V，加快數(shù)據(jù)傳輸，而且還有相應(yīng)的反饋信號(hào)，進(jìn)一步完善了觸發(fā)器結(jié)構(gòu)。同時(shí)有很好的可移植性好。具有充分的可裁剪性，本設(shè)計(jì)運(yùn)行可靠，達(dá)到預(yù)期的效果。