優(yōu)化設(shè)計及仿真

　　為了實現(xiàn)X波段的微波頻率合成器，設(shè)計時可以選用鎖相環(huán)芯片ADF4108與外部VCO和環(huán)路濾波器來進行設(shè)計。由于受到芯片頻帶的限制，通常在芯片基礎(chǔ)上需增加一個固定分頻器，通常稱之為固定前置分頻式單環(huán)頻率合成器，以便降低鎖相環(huán)芯片RFIN的輸入頻率。該方案的具體電路結(jié)構(gòu)原理如圖2所示。

　　本設(shè)計將采用另外方法即外加混頻器進行下混頻方案，該設(shè)計保證了PLL系統(tǒng)中全相參且不引入前置分頻器的電源噪聲，同時還降低了的RFIN，稱之為雙環(huán)混頻式鎖相環(huán)頻率合成器，該方案具體電路結(jié)構(gòu)原理如圖3所示(圖3中R為倍頻次數(shù))。

         ADF4108有一個簡單的SPI可兼容串聯(lián)讀寫接口，CLK、DATA和LE可控制數(shù)據(jù)傳輸，當(dāng)LE(latch enable)為高電平時，在CLK的每個上升沿，已鎖入輸入內(nèi)存的24 位數(shù)將被送入合適的緩存器。該系統(tǒng)工作速度是納秒級。這比有幾百微秒的鎖定時間的典型系統(tǒng)更能滿足要求，從而提高了鎖相環(huán)的鎖定速度。本設(shè)計采用CPLD進行控制，CPLD芯片中XC95288XL最快工作時間為10ns，并且具有較多的宏單元，可以快速實現(xiàn)對ADF4108芯片的串口控制?；祛l器選用成都亞光的HSPK68C，壓控振蕩器選用十三所的HE832K1，輸入采用進口的100MHz晶振，其相位噪聲可達-155dBc/Hz/kHz，100MHz的晶振經(jīng)過二功分后，一路信號給梳譜發(fā)生器倍頻使其產(chǎn)生C波段信號，另外一路送ADF4108作為參考源頻率。該方案的具體電原理圖見圖4。

　　使用ADI公司提供的專門針對4000系列的鎖相環(huán)芯片的仿真軟件ADI SimPLL，可對ADF4108器件進行仿真。該軟件本身提供有多種類型的環(huán)路濾波器，用戶可根據(jù)需要選擇濾波器，本設(shè)計為了不引入有源器件的電源噪聲，選用三階無源低通濾波器，輸入所選定的VCO特性參數(shù)，這樣，軟件可自動計算出環(huán)路的各個參數(shù)以及相位噪聲、鎖定時間等。圖6 是最終的仿真波形，由圖5 可見該方案設(shè)計的X波段頻率合成器在10GHz的輸出頻率上相位噪聲只有-105dBc/Hz/kHz，且入鎖時間只有2.5ms。