智能層

　　如果對 FPGA 平臺采用傳統(tǒng)的 SoC 設計方案，就會面臨 ASIC 方法的大多數(shù)局限性，但是 FPGA 自身的巨大靈活性則能帶來更多可能。特別是如果 FPGA 開發(fā)進程與軟硬件開發(fā)進程密切相關、共享相同的設計環(huán)境和設計數(shù)據(jù)池的話，就更能發(fā)揮靈活性優(yōu)勢。

　　例如，如果 FPGA 的架構(gòu)能夠采用高靈活性接口層，有效地將設計的“軟”元素與主機硬件相隔離，那么就能充分發(fā)揮各種可能性，可以盡可能地降低應用軟件和可編程硬件設計變動對周圍硬件系統(tǒng)所造成的影響。

　　這是發(fā)揮最新高容量 FPGA 器件功能的進一步合理舉措，可讓可編程元素進一步成為設計方案的核心，而不僅是傳統(tǒng) SoC 系統(tǒng)的簡單載體。可編程元素實際上可以發(fā)揮更大的作用。

　　此外，F(xiàn)PGA 利用這種方案還能發(fā)揮外設、I/O 協(xié)處理器以及接口連接的作用。除了構(gòu)成傳統(tǒng) SoC 系統(tǒng)的高級功能元素之外，F(xiàn)PGA 還可作為設計方案中軟硬元素之間的連接機制。處理器、存儲器或 DSP 可作為軟內(nèi)核或物理硬件實施，甚至也可同時兼顧二者實施，同時 FPGA 提供的可再編程層能夠?qū)⑵渎?lián)系在一起。

　　這些更為豐富的 FPGA 元素通常可作為處理器以及存儲器和外設等硬件之間的接口，可將不同功能器件之間的接口實現(xiàn)“標準化”，這樣設計人員就不必煩心考慮 I/O 配置和總線系統(tǒng)等低級而復雜的硬件問題了。事實上，這些層可提取外設或處理器接口，從而能夠在不影響周圍硬件的情況下簡化對功能器件的更改。

　　在實踐中，基于 Wishbone 總線架構(gòu)之上的 FPGA 內(nèi)核可同時支持處理器和外設。內(nèi)核能夠高效地將器件“打包”，從而提取處理器接口，使其在架構(gòu)上相當于其他處理器，而且能確保在不影響與其相連的外設的情況下對處理器方便地進行修改。除了基于 FPGA 的“軟”器件之外，還可將上述理念進一步擴展適用于混合型硬核處理器、外部處理器以及片外分立式外設以及存儲器器件等。

　　高級設計

　　在不必考慮大多數(shù)低級硬件架構(gòu)問題的情況下，我們可以有機會采用高級 FPGA 設計捕獲系統(tǒng)，使設計人員只需簡單地將邏輯功能模塊連接在一起。符合 Wishbone 標準的元件(從庫中拉出)可在原理圖上連在一起，甚至也可在更高級的設計抽象上組合，通過簡單的示意圖(反映功能或器件)組成類似于流程圖的配置。

　　請注意，這種高級設計方案各加能夠充分發(fā)揮 FPGA 的可再編程功能。任何添加層和接口都可自動與功能設計本身一起包含在 FPGA 結(jié)構(gòu)中。與固定芯片 SoC 產(chǎn)品設計所使用的傳統(tǒng)過程不同的是， FPGA 的硬件設計可以動態(tài)開發(fā)，而不會對設計方案的其他組成部分構(gòu)成嚴重影響。